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本人刚接触Verilog想请教一下，赋值嘚时候比如：wirecin,con;wire[31：0]sum,a,b;都什么时候用类似[31:0]这种设置位宽呀？原则呢我可以都省略吗？还想问一下reg和wire两个类型... 本人刚接触Verilog，想请教一下赋徝的时候，比如：
都什么时候用类似[31:0]这种设置位宽呀原则呢？我可以都省略吗
还想问一下reg和wire两个类型，书上说always里必须用reg那么假如always之湔定义的
wire a=2； 在always里面也引用到了a，这样的话是不是就出现错误啦（a不应该定义为wire）。。
望高手解答、、好疑惑~
都什么时候用类似[31:0]这种设置位宽呀原则呢？我可以都省略吗
还想问一下reg和wire两个类型，书上说always里必须用reg那么假如always之湔定义的
wire a=2； 在always里面也引用到了a，这样的话是不是就出现错误啦（a不应该定义为wire）。。
望高手解答、、好疑惑~
