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随着通信和数据中心应用升级至哽高的数据传输率以支持迅速增长的互联网流量需求SerDes 参考的性能正变得日益重要。如果参考时钟抖动太高会导致比特误码率 (BER)

为此，提供了全新有源其采用第四代 LL 技术驱动，有效解决了 25/40/50/100/400Gbps 时序问题本篇技术文章－“使用高性能有源时钟降低通信应用开发风险”将详细分析高速通信和数据中心的时序要求，并介绍Silicon Labs经市场验证的时钟振荡器解决方案帮助工程人员克服日益艰钜的高速网络定时设计挑战。

高速通信和数据中心的时序要求

Silicon Labs 的最新 Si54x Ultra Series 有源时钟振荡器产品专为这些要求高的高速通信和数据中心应用而打造这些高性能有源时钟振荡器具有任意频率合成和 80 fs RMS 超低抖动的特点，有标准尺寸和小封装尺寸有源时钟振荡器供选择Ultra Series 具有领先的抖动容限和频率灵活性，可为硬件设計者带来设计自信同时降低产品开发风险。

*注意：直接根据参考时钟或传输器眼闭规格计算符合原始（未经 FEC）的 BER 要求，眼闭预算为 50/50 的确定性抖动/rms 抖动和 33%/67% 的时钟/传输器

图 2 为 Silicon Labs 全新 Ultra Series 第四代 DSPLL 的体系结构。不同于需要复杂批次制造过程、不同频率使用不同晶体的传统有源时钟振荡器技术Si54x 体系结构结合了简单的高质量固定频率晶体和 Silicon Labs 最新一代的 DSPLL，可产生任意频率输出测试期间，设备可设为自定义的目标频率采用这种创新方法，可轻松对 Si54x 进行批量自定义以满足不同客户的不同需求。Si54x Ultra Series 支持 200 kHz 至 1.5 GHz 之间的任意频率僅通过一个产品系列便可轻松同时支持标准频率和自定义频率应用。

采用行业领先的 55 nm CMOS 技术设计第四代 DSPLL 利用高度数字化的体系结构来实现朂优的频率灵活性和抖动性能。DSPLL 相位探测器的输入会从模拟输入转换为数字输入使 DSPLL 完全在数字域内运行。这种全面数字化方法有诸多优點首先，可用低于 1 ppb 的步长来精确控制数字控制有源时钟振荡器 (DCO)以追踪参考时钟与反馈时钟之间的相位延迟。DCO 增益较小因此电路出现噪声的可能性较传统模拟 PLL 更低。其次DSPLL 支持创新型相位误差消除电路，利用高级数字信号处理器来消除延迟、非线性和温度影响导致的 PLL 噪聲这些体系结构特点确保设备在不同过程、电压和温度下有一致的性能。因此Silicon Labs 的第四代 DSPLL 体系结构在整个运行范围都可实现超低抖动。

兼具频率灵活性和超低抖动

为了进一步简化设备评估Silicon Labs 提供了 XO 相位噪声查找实用工具，可用于检索超过 1000 个常见频率范围下的 Silicon Labs 有源时钟振荡器相位噪声图若想使用此免费实用工具，请访问：

第四代 DSPLL 有广泛的集成低压差稳压器网络具备电源噪声抑制特性功能，确保即使在有噪声的系统环境下也始终可实现低抖动运行集成电源噪声抑制的另一个优点是可简化电源滤波、PCB设计和布局。

除标准单频有源时钟振荡器外也有使用 Silicon Labs 第四代 DSPLL 体系结构的双频或四频有源时钟振荡器。这些设备可用一个 IC 替代两个或更多离散有源时钟振荡器将 BOM 成本和复杂性降至最低。多频有源时钟振荡器有多个优点：

• 采用单个设备即可支持多协议SerDes

• 简化设置/保持时间测试

• 简化原型设计使用一个多频有源时钟振荡器用多种参考时钟测试新的 SerDes 和 。选定最终频率后转换为固定单一频率有源时钟振荡器

Silicon Labs 的 Ultra Series 有源时钟振荡器有┅个高度灵活的输出驱动器，可以在工厂自定义以支持任何常用信号格式：LVDS、LVPECL、HCSL、CML、CMOS 和双 CMOS。此外输出驱动器支持的电源电压范围较宽。一个 Si54x 设备即可支持 1.8V-3.3V 的运行电压范围仅使用单一部件编号的有源时钟振荡器即可替代 1.8V、2.5V 和 3.3V 等固定电压的多个有源时钟振荡器。

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