下面的程序是用verilog写的12.5分频程序,为什么multisim里面仿真出来的没有波形。_百度知道
下面的程序是用verilog写的12.5分频程序,为什么multisim里面仿真出来的没有波形。
output reg temp1;&¶meter N=12;&begin&  . & & begin& && & & temp1=0;  ,cnt2; &  ://a;  :0]cnt1; if(cnt2==32':<img class="ikqb_img" src="http. endassign clk_div=temp1&,clk_ & & & & & &=0; & &end  :0]& & //低电平时间为N; & &d0)&endalways@(negedge clk) &  .5分频module fp_half(& & &cnt1[31;end & &=32' & & & & & && & &&begin& & & &end& & &end& & &&&begin&  ,cnt1; &d0;//下降沿进行占空比为N比N+1的时钟temp2; & cnt2[31;  ,temp2; & & &  .5always @(posedge clk) &//设定分频系数为N+0;=0;& & &begin :0]+32' && & & & //高电平时间为N+1; cnt2[31; & & & & & & /zhidao/wh%3D600%2C800/sign=/zhidao/wh%3D450%2C600/sign=683e5763accd8e2ddef49b73/838ba61ea8d3fd1f51fa375f334e251f94ca5fe7; && & && else ,temp1=0;begin&end& &=cnt2[31;//temp1上升沿跳变& & & if(cnt1==N+1)&&&  .5分频//思路; & && & && && & & & &output reg[31;&& & & &  . & temp2& && &begin& &&d1.jpg" esrc="end& ://a; & & &&end  .&  ,temp2);=32'=cnt1[31;  . & &//如果要进行N+0;begin&=1;&/zhidao/pic/item/838ba61ea8d3fd1f51fa375f334e251f94ca5fe7; &&//最后div=temp1&&  
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nt1,但还是用reset初始化比较好,加上reset就行。仿真中有initial是可以用的,实际的综合似乎有些综合器也可以对initial综合出初始化的效果,cnt2没有赋初始值
谢谢哈,你的意思是异步复位么……posedge clk or negedge reset,你下去后仿真了一下没有,我上完课就去试一下
这个同步异步都没有关系,其实实际下到板子上没有加复位也是关系不大的,上电的时候寄存器会有个上电清零的操作,但是仿真的时候像计数器这种有loop的(就是输出跟自身相关)电路你需要给一个初始值,不然就是未知值(红线),未知值加1还是未知值
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谢了哈 嘿嘿
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....initial 不能综合吧
那您有没有好的解决办法
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multisim_时钟的设计与仿真
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你可能喜欢用Multisim做一个仿真,里面需要用到CC4051这个八选一模拟开关,但是在数据库里面找不到,有没有数据库里面可以找到的东西代替这个东西?multisim仿真4060图有什么错误?怎么解决?如何使4060的VDD和vss引脚都显示出来吗,手动接电源?_百度知道
multisim仿真4060图有什么错误?怎么解决?如何使4060的VDD和vss引脚都显示出来吗,手动接电源?
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楼上说得好,TTL及CMOS电源及GND都是默认并隐藏的,不必找。电路接法也还没有发现错。主要是事先需要设定。在Simulation菜单里找到子菜单Interactive&Simulation&Settings将Generate&time&steps&automatically改为Maximum&time&step&(TMAX),点OK确认即可
请问这个4060分频器怎么使用,我按图示杰的线路输出的示波器结果是一条直线,没有脉冲。
这是一个在百度文库里找到的用4060制作门铃的应用电路,类似电路很多的。
我是按着这个电路接的,RC还是振荡不起来。你试试。。
我也试了,无论接RC还是接晶振,4060都振不起来。后来到坛子里垂询,很多网友都说,是Multisim不适合4060振荡仿真。要认识到,像很多事物一样,Multisim很多优点,也有很多短处。
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不用接电源的,电源地都是默认隐藏的,这是个分频器。主要是你接法电路有问题,和电源地没关系!
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