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【精品】工程进度优化与控制问题的研究现状及趋势
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官方公共微信FPGA应用设计中如何复位的问题_百度知道
FPGA应用设计中如何复位的问题
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end异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog描述如下：always @ (posedge clk,negedge Rst_n) beginif (!Rst_n)end二、各自的优缺点：1、总的来说，同步复位的优点大概有3条：a、有利于仿真器的仿真。b、可以使所设计的系统成为100%的同步时序电路，这便大大有利于时序分析，而且综合出来的fmax一般较高。c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。他的缺点也有不少，主要有以下几条：a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。b、由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。2、对于异步复位来说，他的优点也有三条，都是相对应的：a、大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。b、设计相对简单。c、异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。缺点：a、在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。b、复位信号容易受到毛刺的影响。三、总结：所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。这样就可以两全其美了。always @(posedge clk or negedge rst_n)if(!rst_n) b &= 1'b0;else b &=我们可以看到FPGA的寄存器都有一个异步的清零端（CLR），在异步复位的设计中这个端口一般就是接低电平有效的复位信号rst_n。即使说你的设计中是高电平复位，那么实际综合后会把你的复位信号反向后接这个CLR端。一个简单的异步复位的例子always @ (posedge clk or negedge rst_n)if(!rst_n) b &= 1'b0;else b &=我们可以看到FPGA的寄存器都有一个异步的清零端（CLR），在异步复位的设计中这个端口一般就是接低电平有效的复位信号rst_n。即使说你的设计中是高电平复位，那么实际综合后会把你的复位信号反向后接这个CLR端。一个简单的同步复位的例子always @ (posedge clk)if(!rst_n) b &= 1'b0;else b &=和异步复位相比，同步复位没有用上寄存器的CLR端口，综合出来的实际电路只是把复位信号rst_n作为了输入逻辑的使能信号。那么，这样的同步复位势必会额外增加FPGA内部的资源消耗。那么同步复位和异步复位到底孰优孰劣呢？只能说，各有优缺点。同步复位的好在于它只在时钟信号clk的上升沿触发进行系统是否复位的判断，这降低了亚稳态出现的概率；它的不好上面也说了，在于它需要消耗更多的器件资源，这是我们不希望看到的。FPGA的寄存器有支持异步复位专用的端口，采用异步复位的端口无需额外增加器件资源的消耗，但是异步复位也存在着隐患，特权同学过去从没有意识到也没有见识过。异步时钟域的亚稳态问题同样的存在与异步复位信号和系统时钟信号之间。再看下面一个两级寄存器异步复位的例子always @ (posedge clk or negedge rst_n)if(!rst_n) b &= 1'b0;else b &=always @ (posedge clk or negedge rst_n)if(!rst_n) c &= 1'b0;else c &=如此一来，既解决了同步复位的资源消耗问题，也解决了异步复位的亚稳态问题。其根本思想，也是将异步信号同步化。
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硕 士 学 位 论 文
典型 矩 阵 分 解 的 FPGA 计 算 方 法 研 究
RESEARCH ON FPGA CALCULATION METHOD
OF TYPICAL MATRIX DECOMPOSITION
仲雪洁哈 尔 滨 工 业 大 学
2012 年 7 月国 内 图 书 分 类 号 :TP391
学 校 代 码 :10213
国 际 图 书 分 类 号 :621.3 密 级 : 公开工 学 硕 士 学 位 论 文
典型 矩 阵 分 解 的 FPGA 计 算 方 法 研 究
硕士研究 生 : 仲雪洁
导 师: 彭宇 教授
申 请 学 位 : 工 学 硕 士
学科、专 业 : 仪 器 科 学 与 技 术
所 在 单 位 : 电 气 工 程 及 自 动 化 学 院
答 辩 日 期 : 2012 年 7 月
授 予 学 位 单 位 : 哈 尔 滨 工 业 大 学Classified Index :TP391
U.D.C: 621.3
Dissertation for the Master Degree in Engineering
RESEARCH ON FPGA CALCULATION METHOD
OF TYPICAL MATRIX DECOMPOSITION
Candidate:
Zhong Xuejie
Supervisor: Prof. Peng Yu
Academic Degree Applied for: Master of Engineering
Instrument Science and Technology
Speciality:
Affiliation: School of Electric Engineering
Date of Defense: July, 2012
Degree-Conferring-Institution: Harbin Institute of Technology 哈尔滨工业大学工学硕士学位论文
空 间 平 台 的 剩 余 使 用 寿 命 (RUL, Remaining Useful Life ) 预 测 算 法 受 飞 行
器空间、体积、重量等因素制约需要低功耗、嵌入式计算平台。目前,基于
FPGA (Field-Programmable Gate Array ) 的 硬 件 加 速 计 算 以 其 体 系 结 构 的 灵 活
性 和 定 制 计 算 的 高 效 性 成 为 特 定 算 法 在 资 源 受 限 情 况 下 一 种 良 好 的 解 决 方 案 。
矩 阵 分 解 作 为 数 值 运 算 领 域 一 个 重 要 的 分 支 , 是 RUL 预 测 算 法 中 特 征 提 取 、
最 小 二 乘 求解 等 问 题 的 核 心 和 关 键 。 故 开 展 矩 阵 分 解 的 FPGA 计 算 方 法 研 究
对 于 在 嵌 入 式 平 台 下 空 间 飞 行 器 RUL 快速 、 实 时 预 测 有 一 定 理 论 价 值 和 实 际
正在加载中，请稍后...有朋友使用X家的A7FPGA吗？程序固化遇到问题；
UID1033266&帖子327&精华0&积分14233&资产14233 信元&发贴收入1970 信元&推广收入0 信元&附件收入4025 信元&下载支出3052 信元&阅读权限120&在线时间1134 小时&注册时间&最后登录&
有朋友使用X家的A7FPGA吗？程序固化遇到问题；
如题，配置芯片用的是S24FL128P，一直固化不进去；片选上电后一直是低的，时钟端也有稳定时钟，配置芯片的数据输出端也有输出；就是用iMPACT始终无法固化mcs文件进去；之前一直在线调的，现在项目要交付了。没时间啦！
UID1047332&帖子97&精华0&积分1497&资产1497 信元&发贴收入485 信元&推广收入0 信元&附件收入0 信元&下载支出128 信元&阅读权限30&在线时间210 小时&注册时间&最后登录&
JTAG电路是先过A7还是先过配置芯片，信号有做匹配没，
可以试着调整下固化频率，可以从750K到24M，挨个试一遍，
再不行看能不能在板上飞线加匹配电阻，固化完后再拆掉。
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是这样的，死活固化不进去，有匹配电阻
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没用过FLASH固化，不过我之前遇到过这样的问题，就是三片prom串接后再连一个FPGA，
impact下载FPGA没问题，但是固化PROM老出错，
尝试换仿真器，然后改变固化频率各种试，最后终于成功了。
后来在改板重新设计了JTAG电路，重新考虑匹配的措施与匹配值，就很稳定了。
楼主可以确认下匹配电阻电容值以及匹配方式是否有效，可以在软件中仿下信号质量，
或者直接拿示波器看看TCK，TDI是不是正常。
UID1033266&帖子327&精华0&积分14233&资产14233 信元&发贴收入1970 信元&推广收入0 信元&附件收入4025 信元&下载支出3052 信元&阅读权限120&在线时间1134 小时&注册时间&最后登录&
& &固化频率可以改？如何改？ 我用的VIVADO
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& & iMPACT-&output-&cable setup
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& &这个设置的是JTAG的频率吧，我在线跑都没问题，应该不是这个时钟的问题吧。FPGA上电以后，不烧写bit文件的话，与配置PROM连接的时钟端一直有一个2.7M的时钟和片选信号给到PROM；
UID1047332&帖子97&精华0&积分1497&资产1497 信元&发贴收入485 信元&推广收入0 信元&附件收入0 信元&下载支出128 信元&阅读权限30&在线时间210 小时&注册时间&最后登录&
你说的2.7M应该是CCLK，这个是配置时钟，与固化JTAG时钟没有关系。
你可以尝试更改不同的JTAG频率，用示波器看TCK和TDI，信号质量是不同的。
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& &恩，谢谢耐心回复，今天我换了台电脑就OK了。
[通过 QQ、MSN 分享给朋友]FPGA有符号数据截位问题
UID937784&帖子45&精华0&积分118&资产118 信元&发贴收入255 信元&推广收入0 信元&附件收入0 信元&下载支出315 信元&阅读权限10&在线时间38 小时&注册时间&最后登录&
FPGA有符号数据截位问题
我调用了xilinx的乘法IP核，输入为12位有符号数和16位有符号数，输出结果时28位的有符号数，但是我只想要25位，因此需要截位，但是有符号数应该是二进制补码表示的，对补码进行截位也是舍去低位就可以了吗，我仿真时发现这样截位不对呀，希望知道的人能指点一下，谢谢了，加急呀
UID295474&帖子358&精华0&积分7914&资产7914 信元&发贴收入1975 信元&推广收入25 信元&附件收入6390 信元&下载支出2174 信元&阅读权限50&在线时间570 小时&注册时间&最后登录&
这个取决于设计
结合数学意义看
UID839785&帖子41&精华0&积分7691&资产7691 信元&发贴收入235 信元&推广收入140 信元&附件收入0 信元&下载支出104 信元&阅读权限50&在线时间203 小时&注册时间&最后登录&
wire 【11:0】
wire [15:0]
wire [27:0]
wire [24:0]
如果你的设计意图是： d = c/8, 那么， d = c【27:3】；就可以了。
如果你的设计意图是： d=c；只是d，c保留的位数不一致，那么就需要判断溢出了。
可如下： d = (（c【27：24】== 4'b0000) || (c[27:24] == 4'b1111) ) ? c[24:0] : c[27] ? 25'h1000000 : 25'h0
UID937784&帖子45&精华0&积分118&资产118 信元&发贴收入255 信元&推广收入0 信元&附件收入0 信元&下载支出315 信元&阅读权限10&在线时间38 小时&注册时间&最后登录&
muzilinvkouyue
& &谢谢您的回答，我的设计意图和你说的第二种是一样的，我还得领悟一下溢出是什么情况发生
UID1357420&帖子123&精华0&积分60&资产60 信元&发贴收入615 信元&推广收入0 信元&附件收入0 信元&下载支出962 信元&阅读权限10&在线时间15 小时&注册时间&最后登录&
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UID1336109&帖子14&精华0&积分1249&资产1249 信元&发贴收入70 信元&推广收入0 信元&附件收入0 信元&下载支出176 信元&阅读权限30&在线时间26 小时&注册时间&最后登录&
非常感谢UID839785 ，看起来很有道理，我去推敲推敲~~
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