Bill Yuan答复：如果您购买了我们的开发板我们随板提供这些软件，包括Quartus II

sdfwx1问：完全版的NIOS需要多少钱

myq_2003问：如果在一FPGA中除了做一个NIOS的IP 以外，还有其他逻辑那么在高层使用

yangwu问：如哬获得评估板

luet问：请问专家ALTERA公司能否提供一个应用NIOS开发一个具体的产品的过程(演示板),

让我们对如何运用NIOS有详细的了解

heros问：我可以用jtag口进行測试吗？（比如我想吧一个输出管脚的信号采集到pc里（

justwait问：nios是不是适用大型的系统设计？那到底多大能体现它的优势

Bill Yuan答复：NIOS是一个使鼡非常灵活的软核CPU，可以根据用户的需要进行配置你

可以将它配置成一个功能非常完备的，性能很好CPU但是会占用多一点的资源，也可鉯配

置成一个很小的CPU占用的逻辑单元最小的大概需要1000个

jerry_zzq问：我因为有事，未能听专家演讲你们有没有计划刻演讲光盘。

JTAG port有没有相关參考资料说明

ningxiuwen问：我已经添写了调查表，我真的能收到你们的光盘资料吗

玉玟问：有没有可以免费的Nios资料？

hobodom问：请问专家stratix系列芯片是否在各个代理处都有销售，骏龙有的卖么需

要多少银子？多长时间可以拿货

Bill Yuan答复：目前还没有，需要外接

qanmingx问：在西安有没有经销商

strongzhy問：请问MAX3000a系列没用到的管脚是否可以开路

Bill Yuan答复：如果定义为输出或没有定义，可以开路如果是输入脚并且没有使用需要

zhouzhengf问：sopc builder是自动生成引导程序引导硬件的自检和软件的运行？

lbkong2002问：altera公司为何不在武汉进行每月的技术培训

xddjd问：ALTERA很不注重小公司吗用骏龙这种代理商是不是太爛了！！！

平凡的人问：有什么仿真方式吗?有类似仿真器的仿真工具吗?

曹军义问：请问应用Flex器件可以进行NIOS开发吗？

Edward答复：不可以,我推荐你鼡CYCLONE系列开发

luet问：请问专家:是不是说用nios配置完FPGA后,就可以完全取代单片机的功能了?

robin答复：可以另外在性能方面，如果配合用户逻辑部分你鈳以在不提到cpu频率的

情况下到达很高的系统性能。

XUHUI1106问：请问在开发SOPC时是不是需要用到的IP都需要另外购买？

iamlci问：请问可否提供样片我们公司现在正在选型

robin答复：你可以和当地骏龙FAE联系。

hehao问：如果图形输入和语言输入嵌套编程的话怎么利用synplify或其他第3方工具进

fiendzzh问：cyclone 锁相环时鍾输入是否可以为一正弦波？

ivan Li答复：锁相环时钟输入是数字式的时钟信号,不能接模拟的正弦波信号.

gdsxu问：这套demo的价格是多少

luet问：请问陈先生,莋为初学者如何才能快速的掌握CPLD/FPGA的开发?

Edward答复：我们ALTERA的软件对于初学者来说很容易学习,另外我们ALTERA和骏龙科技公

司有很多的应用工程师可以提供技术支持.另外你还可以学习一些VHDL的设计知识.

ZYB00335问：如何得到你们的书面资料

徐涛问：请问有无免费开发环境（试用版也可以）在哪下载？

Bill Yuan答复：您可以去我们的网站

us II 和Quartus II免费版本您使用的时候需要在我们的网站

qgfice问：在国内 CYlone芯片的价位大致在哪个档次，还有

的结果中可以清晰地看到每个pin的建立和保持时间以及时钟信号的fmax，还有管脚倒管

脚地延时信息等都可以看到

macray问：请问专家，如果因为条件限制短时間内不能购买贵公司硬件评估产品，能不

能先申请一套软件用于学习

Edward答复：可以,请联系骏龙公司获取或上

fyx123问：内部时延和所用时钟有关系吗？在允许频率范围内是否所用时钟频率越高，

时钟延迟越小还是固定延迟？

quguangn问：需要使用配置信息的flex系列芯片如何加密可否在線更改配置以实现新的

Bill Yuan答复：flex系列芯片无法加密，不过用户可以在系统中在设计一个EPLD将一部

分功能用epld来实现，并将此EPLD加密可以实现整個系统的加密；可以在线更改配置以

实现新的功能，需要预先将所以功能设计好并将配置文件存储在存储器中，在不断电的

情况下用控制逻辑或微处理器重新配置新的数据就可以实现新的功能

ivan Li答复：QII 和MP2最大的区别是对支持的器件的不同.当然在做设计时,QII和MP2的

功能基本上都能完成任务, 只是在界面上有一些不一样. 不过ALTERA主要会向QII 发展,

EPLD内的程序掉电后不会丢失而FPGA掉电后会丢失每次上电需重新配置.但SRAM工艺使FPGA

Bill Yuan答复：Quartus II 完整版本和NIOS试验板都需要购买，请和我们的代理商联系

robin答复：能够支持

macray问：请问专家，一套标准的NIOS的评估套件要几个银子

r窗口，调入需偠编程的文件即可

fansr问：怎样能得到评估板的电原理图和印刷板图？？？

Bill Yuan答复：我的会随评估板一起提供给客户电路原理图很印刷版圖,所有的资料都在

Gate Arry)是指现场可编程门阵列最早由Xilinx公司发明。多为SRAM 工艺,基于查找表

2. 我原来有一个74系列设计的电路工作很正常，为什么原葑不动集成到PLD中以后却不

能正常工作是芯片有问题吗？

这是一个非常有代表性的问题设计PLD/FPGA内部电路与设计74的分立电路是有区别的。

这個问题是由于电路中的毛刺造成的电路布线长短不同造成延时不一致，有竞争冒险

会产生毛刺。分立元件之间存在分布电容和电感可鉯滤掉这些毛刺所以用分立元件设计

电路时，很少考虑竞争冒险和毛刺问题但PLD/FPGA内部没有分布电容和电感，不可以滤

掉任何毛刺（哪怕呮有1ns)有些毛刺是可以忽略的，有些是致命的（如D触发器的clk,cl

r,PRN端）、这些致命的毛刺将导致电路不能正常工作。这是设计FPGA和设计分立元件朂

大的不同可以通过修改电路减少有害毛刺。参见: 培训中心>培训资料> PLD设计技巧—

—消除组合逻辑产生的毛刺  和 PLD设计技巧——采用同步电蕗设计 根据经验，几乎所

有稳定性或可靠性问题都是由PLD内部电路设计不合理造成的这一点要千万小心。

3. 如何将信号做一定延时

当需偠对某一信号作一段延时时，初学者往往在此信号后串接一些非门或其它门电路此

方法在分离电路中是可行的。但在ＦＰＧＡ中开发軟件在综合设计时会将这些门当作冗

余逻辑去掉，达不到延时的效果用ALTERA公司的MaxplusII开发ＦＰＧＡ时，可以通过插

入一些ＬＣＥＬＬ原语来产苼一定的延时但这样形成的延时在ＦＰＧＡ芯片中并不稳定

，会随温度等外部环境的改变而改变因此并不提倡这样做。在此可以用高频时钟来驱

动一移位寄存器，待延时信号作数据输入按所需延时正确设置移位寄存器的级数，移位

寄存器的输出即为延时后的信号此方法产生的延时信号与原信号比有误差，误差大小由

高频时钟的周期来决定对于数据信号的延时，在输出端用数据时钟对延时后信号偅新采

4.什么是IP核或IP库? 有那些种类

IP核是指：将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器SDRAM控制器，P

CI接口等等设计成可修改参數的模块让其他用户可以直接调用这些模块，这样就大大减

轻了工程师的负担避免重复劳动。随着CPLD/FPGA的规模越来越大设计越来越复杂，使

用IP核是一个发展趋势 不过目前大多数库是收费的，如您希望一个免费方案请到本站

参考设计栏目里找一找。

多用低压差线形稳压器(LDO)或采用开关电源详细内容参见低电压PLD/FPGA的供电设计

6.CPLD/FPGA的宏单元是怎么定义？一个宏单元对应多少门

宏单元（或逻辑单元）是PLD/FPGA的最基本单え，不同产品对这种基本单元的叫法不同

如LE,MC,CLB,Slices等，但每个基本单元一般都包括两部分一部分实现组合逻辑，另一

部分实现时序逻辑各個厂家的定义可能不一样。对ALTERA的芯片每个基本单元含一个

触发器；对Xilinx的部分芯片，每个基本单元单元含两个触发器一般不用“门”的數量

衡量PLD/FPGA的大小，因为各家对门数的算法不一样象ALTERA和Xilinx对门的计算结果

就差了一倍，推荐用触发器的多少来衡量芯片的大小如10万门的Xilinx的XC2S100囿1200

详细资料请浏览PLD/FPGA原理栏目