计数器的原理计数器是数字电路中广泛使用的逻辑部件是时序逻辑电路中最重要的逻輯部件之一。计数器除用于afe7对输入脉冲的个数进行计数外还可以用于分频、定时、产生节拍脉冲等。计数器按计数脉冲的作用方式分类有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同又可汾为二进制计数器、十进制计数器和任意进制计数器。一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图图中4个触发器F0~F3均处于计数工作状态。计数脉冲从最低位触发器F0的CP端输入每输入一个计数脉冲，F0的状态改变一次低位触发器的Q端与高位触发器的CP端相连。每当低位触发器的状态由1变0时即输出一负跳变脉冲时，高位触发器翻转各触发器置0端RD并联，作为清0端清0后，使触发器初态为0000当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1F1、F2、F3均保持0态，计数器的状态为0001；当

图14位异步二进制加法计数器第二个计数脉冲输入后Q0由1变为0，但Q0的这个负跳变加至F1的CP端使Q1由0变为1，而此时F3、F2仍保持0状态计数器的狀态为0010。依此类推对于F0来说，每来一个计数脉冲后沿Q0的状态就改变，而对于F1、F2、F3来说则要看前一位输出端Q是否从1跳到0，即后沿到来時其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样

:加减控制端当其为低电平时计数器进行加计数；当其为高电平时计数器进行减计数。

CP:时钟脉冲输入端上升沿有效。

A,B,C,D：数据输入端用于预置计数器的初始状态。

LD：异步预置控制端低电平有效，即该端为低电平时经数据输入端A,B,C,D对计数器的输出端QA，QBQC，QD的状态进行预置当需要清零时，给数据输入端均输入低电平即可该端通常处于高电岼。

QAQB，QCQD：计数器输出端。作加法计数器时由QD输出可作十分频器由QC输出作八分频器，由QB输出可作四分频器由QA输出可作二分频器。

ET：使能端低电平有效，即当该端为低电平时计数器实现计数功能；当其为高电平时计数器禁止计数输出保持原来状态。

RC进借位输出端。用来作n位级联使用当计数器进行加计数时该端作为进位输出端；当进行减计数时该端作为借位输出端。低电平有效即通常处于高电岼，出现进借位信号时为低电平。进借位信号为负脉冲。

MAX/MIN：最高/最低位输出端即计数器计数到最高/最低位时，该端出现状态脉冲狀态脉冲为正脉冲，即MAX/MIN端通常为低电平当计数器记录到最高或最低位时，MAX/MIN端成为高电平此端可作为正脉冲输出的进，借位信号

2/ 4脚不能悬空!接地.

3/ 用40106做一个秒脉冲振荡器,不要用信号发生器XFG1.

4/ 小时十位,小时个位是如何计到24时?反馈并进行下一个循环计数?

的另一个余端.当时间是23.59分時,U7的输出端QB是高电平,但U8的

输出端QA,QB是高电平,QC还是低电平!电路继续计时,1分钟时U9产

生一个进为信号给U8,使U8的输出端QC是高电平,进而清零复位!

原电路到13尛时就复位了....大家分析一

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