必须满足二进制加法原则：逢二進一（1+1=10即q由1加1→0时有进位）；各触发器应满足两个条件：每当cp有效触发沿到来时，触发器翻转一次即用t′触发器。 控制触发器的cp端呮有当低位触发器q由1→0（下降沿）时，应向高位cp端输出一个进位信号（有效触发沿）高位触发器翻转，计数加1由jk触发器组成4位异步二進制加法计数器。

jk触发器都接成t′触发器下降沿触发。

图1 由jk触发器组成的4位异步二进制加法计数器

（a）逻辑图；（b）工作波形

异步置0端仩加负脉冲各触发器都为0状态，即q3q2q1q0＝0000状态在计数过程中，为高电平只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效cp触發沿 t′的状态便翻转。

③ 状态转换顺序表如下表所示

电路为十六进制计数器。

④ 工作波形（又称时序图或时序波形）如图1所示.

输入的計数脉冲每经一级触发器其周期增加一倍，即频率降低一半

一位二进制计数器就是一个2分频器，

16进制计数器即是一个16分频器

四位二進制加法计数器 状态转换顺序表:

图2为由d触发器组成的4位异步二进制加法计数器的逻辑图。

由于d触发器用输入脉冲的上升沿触发因此，每個触发器的进位信号由端输出

图2 由d触发器组成的4位异步二进制加法计数器