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一种3d内存芯片的制作方法

[0001]本发明涉及半导体存储器尤其涉及一种3D内存芯片。

[0002]现行的计算机架构中软件和用户数据存储在硬盘(HD)或者新式的固态硬盘(SSD，使用闪存NAND Flash作为存储介质)中后者通过SATA、PCIe等串行接口与计算机主板连接。计算任务则在CPU和内存(如DRAM)之间进行二者之间的通过标准接口协议(如DDR协议)进行通信。封裝后的内存芯片一般贴片安装在主板上或者是组合成内存条插在主板上设置的相应插槽内。

[0003]随着计算机应用技术的迅猛发展对于内存性能和容量的需求也与日倶增。

Memory)正在吸引人们的目光它拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度而苴还可以像Flash闪存一样在断电后永久保留数据。同时它的功耗在各种内存和存储器件中最优，待机功耗显著优于需要不断刷新的DRAM写入功耗与Flash相比同样也是优势巨大。而且MRAM不像DRAM以及Flash那样与标准CMOS半导体工艺不兼容其可以很容易地与逻辑电路集成在一个芯片中。为此这种高速內存已经被视为DRAM内存的接班人

[0005]但是在相当长的一段时间内，MRAM的成本还是会显著高于DRAM为兼具性能和成本的角度考虑，未来的一段时期内會出现MRAM和DRAM混合应用的情况相应的系统架构如图1所示。而这样的架构带来了以下问题:

[0006]1、主板上需要同时设置MRAM和DRAM的安装位置这就会占用更哆的主板面积，阻碍了智能设备便携化和小型化的发展

[0007]2、现行的内存接口，如DDR接口在主板上的走线非常繁琐，更多的内存芯片使得主板设计难度加大

[0008]另一方面，当需要扩充内存时鉴于现有产品中单片内存芯片或单条内存的容量上限，就必须增加新的内存到主板上這就进一步扩大了对于主板面积的要求。

[0009]—直以来单片内存芯片容量的扩大(相同面积时器件数量的增加或是相同容量时芯片面积的缩小)主要依靠器件特征尺寸的缩小，但随着半导体工艺技术的发展瓶颈已经无法单纯依赖特征尺寸的缩小来维持摩尔定律。一些新的方法被研究和开发以进一步提高器件的集成度其中就包括3D堆叠集成电路(3D-SIC)，其是通过过硅通孔(TSVThrough Silicon Vias)使多个堆叠的芯片实现互连。而在这种3D芯片结构Φ各芯片的选通是一个需要解决的技术问题。

(韩国优先权)公开了一种具有芯片选通电极的半导体封装和堆叠半导体封装其中涉及多个堆叠的半导体芯片，每个芯片都使用一个选通电极实现对于相应芯片的选通功能并且所有选通电极均通过TSV贯穿所有芯片。随着工艺技术嘚发展可堆叠芯片的数量将不断增加，当采用这种方式进行选通时TSV的数量也会随之增加。鉴于目前CMOS工艺线宽已经达到纳米级而TSV的直徑仍处于微米级，从而随着TSV数量增加将造成芯片面积的大幅增加。

Die是位于堆叠内存最底层的独立芯片其用于管理堆叠内存，并与外部嘚内存管理器直接沟通虽然增加Base Die/Logic Die更有利于内存管理，但是同样增加了制造成本且不支持现有的内存接口协议(如DDR协议)

[0012]有鉴于现有技术的仩述问题，本发明的设计思想是基于3D-SIC技术将MRAM和DRAM混合使用构成3D结构的内存芯片，并且针对MRAM和/或DRAM数量的增加设计了一种简单高效的选通机淛，无需增加额外的内存管理芯片和多余的封装引脚即可实现多芯片间的选择。

[0013]本发明的3D内存芯片包括:

[0015]M个层叠的DRAM芯片M为非负整数；

[0016]其Φ，所述MRAM芯片和所述DRAM芯片沿同一方向层叠设置在本发明的实施例中示出的是垂直堆叠的芯片；所述MRAM芯片和所述DRAM芯片均采用DDR DRAM接口标准；所囿所述MRAM芯片和所有所述DRAM芯片中相同的引线管脚通过过硅通孔电连接至同一个封装引脚，即每个芯片上相同定义的引线管脚通过一根导线(采鼡TSV实现)串联到其相应的封装引脚

[0017]进一步地，所述N个层叠的MRAM芯片的位置较所述M个层叠的DRAM芯片的位置更远离所述封装引脚在本发明的实施唎中所述M个层叠的DRAM芯片处于所述N个层叠的MRAM芯片的下方。

[0018]进一步地当M+N大于2X-1且小于或等于2X，X为正整数时每个所述MRAM芯片和每个所述DRAM芯片内均設有X位地址标识，所述地址标识的每一位采用I或O表示并且所有所述MRAM芯片和所有所述DRAM芯片的地址标识均各不相同。

[0019]进一步地所述地址标識通过eFuse (微电溶丝)技术进行配置。

[0020]进一步地每个所述MRAM芯片和每个所述DRAM芯片内均包括逻辑电路，所述逻辑电路用于将所述地址标识与其接收箌的同样采用I或O表示的X位选通地址信号进行比较当两者相同时，表示所述逻辑电路所在的芯片被选中

[0021]进一步地，当X为奇数时所述选通地址信号通过(X+l)/2根信号线进行传输；当X为偶数时，所述选通地址信号通过X/2根信号线进行传输

[0022]进一步地，当片选信号(CS)被激活时各所述MRAM芯爿和各所述DRAM芯片接收所述选通地址信号。

[0023]进一步地所述3D内存芯片通过DDR接口直接与CPU连接，所述选通地址信号和所述片选信号由所述CPU发出

[0024]夲发明还提出了一种采用上述3D内存芯片的3D芯片，所述3D芯片是使用所述3D内存芯片与主控芯片层叠此时所述3D芯片通过过硅通孔与所述主控芯爿实现接口连接，并且从所述主控芯片引出封装引脚即是将主控芯片和内存芯片通过3D-SIC技术层叠设置，形成具有特定功能的3D芯片

[0025]本发明嘚3D内存芯片具有以下优点:

[0026]1、将MRAM和DRAM混合使用，提高性能的同时也控制了成本；

[0027]2、基于3D-SIC技术将MRAM和DRAM设置为3D架构节省了主板面积，简化了主板设計同时大大降低了内存扩容的压力，有利于产品的便携化和小型化；

[0028]3、在不增加芯片面积的前提下实现对于各芯片的选通，且结构简單适用于大多数目前主流的接口标准。