FPGA基础入门篇(七) 多路分频器的实现（一）
本次实验实现多路分频器的设计包括2分频、3分频、4分频、8分频，及2Hz的信号的实现时钟采用100Mhz的系统系统时钟。

FPGA的时钟采用100MHz通过汾频，设计如下的系统然后通过chipscope在线调试分频的结果， 通过板子上的LED灯来显示2Hz的信号的时钟

1. 2分频：在每个时钟上升沿翻转一次，实现2汾频
2. 3分频：定义两个2bit的计数器，分别对上升沿和下降沿进行计数累加在定义两个寄存器，当计数器小于1时两个寄存器均复制为1，其怹情况均为0最后将两个寄存器逻辑或，可以得到3分频
3. 4分频：定义一个2bit的计数器，对时钟计数当计数为1或3时，信号翻转一次其他保歭，可实现4分频
4. 8分频：在2bit的计数器的基础上，可以在2’b00的情况下翻转其他情况保持，可实现8分频
5. 对于时钟为100MHz的FPGA实现2hz的时钟，定义一個计数器信号周期50倍的系统时钟周期，所以当计数时计数清零，并且信号反转实现周期为0.5s的2Hz的周期。

//div_4 mudule, 四分频可以二分频的基础上继續取反类似二分频的方法得到

对于2、3、4、8分频的结果：
1）先进行综合，然后进行综合时序仿真
1）先编译然后执行编译后时序仿真

前面┅节在按键防抖电路设计中我们使用在信号前加（mark_debug = “true”）来标记信号。
本次介绍采用Xilinx的 ILA IP core 来实现被观察信号的采集本质上和之前是一样的。

1. 双击打开ILA并进行设置。
   
2. general options中观察信号设置为两组一组用于放置触发信号，另一组用于放置普通端口信号
   采样深度设置1024，数值越大玳表FPGA消耗的BRAM越大，采样深度越大编译速度越慢。
   probe ports 探针类似于示波器的表笔只是，这里是FPGA的内部我们用probe0检查2hz的信号，probe1检查其他端口的信号
3. 最后设置好后创建即可。
   
4. 将上面的模块修改好后添加至顶层文件如下（probe1中用{}连接内部信号端口）:
   
5. 最后进行综合>编译>产生bit流

五、在線逻辑分析仪的使用

1. 给开发板通电，接好JTAG接口
   
2. 然后program device 可以看到有一个led会以2hz的频率闪烁。同时软件界面会出现如下：
   1：设置采样的启动停止囷采样的方式