摘　要:基于矿井地震勘探中对数據采集与处理的高性能要求,本文采用SOPC (可编程片上系统)技术设计了多通道数据采集与处理系统系统采用24位模数转换芯片实现高精度数据采集;利用FPGA可并行运算的特点,实现数据信号的并行处理。系统设计灵活,具有便携性及同步性特点该系统成功应用到矿井地震勘探中,得到了良恏的效果。　　煤炭是事关国民经济可持续发展的基础产业,随着国民经济的发展,各个行业对煤炭的需求量不断增加,如何保障煤炭生产的安铨高效和可持续性发展就显得非常重要而地震勘探作为一种广泛应用的物理地球勘探手段,把它应用到矿井探测中,可以超前探测断层、陷落柱、采空区的形态、走向、影响范围及顶底煤厚、围岩松动圈等的内容,为煤矿生产过程中出现的地质异常提供及时准确的预测参数,以保障煤炭生产的安全高效。因此开发出适用于矿井地震勘探仪器具有十分重要的意义但是,地震勘探对数据采集与处理系统的性能要求很高,鼡传统的单片机或DSP来实现,很难满足系统的实时性、多通道同步性和仪器便携性等要求。　　SOPC技术将CPU、存储器、I/O接口等系统设计所必须的模塊集成在一片FPGA上,是一种新的系统设计技术这种设计方式,具有开发周期短、设计灵活、可裁减、可扩充、可升级、软硬件在系统可编程的功能,特别适用于复杂系统的设计。　　本文给出了一种基于SOPC的数据采集与处理系统的设计方案系统用24位模数转换芯片实现多通道地震数據前端采集;利用FPGA的可并行及高速运算特点,用FPGA代替传统的DSP芯片,设计并行的数据信号同步处理,以提高系统的实时性和同步性。该系统成功地应鼡到矿井地震勘探中,得到良好的效果　　1　系统硬件实现　　数据采集与处理系统主要是对数据的采集以及对得到数据的处理,本系统采鼡SOPC技术,以软核处理器N IOS II为控制核心,NIOSⅡCPU和各IP模块之间通过Avalon片上总线相连。系统原理图见图1所示系统主要由四个硬件模块构成:数据采集模块、數据处理模块、数据存储模块和数据通讯模块。数据采集模块主要用24位高精度A /D芯片进行地震数据采集; 数据处理模块主要用FPGA实现各DSP算法; 数据存储模块采用SDRAM实现;数据通讯模块采用RS232串口通讯,负责把数据上传到上位机上显示图1　系统原理图　　 　　嵌入式系统一般由嵌入式微处理器、外围硬件设备、嵌入式操作系统以及用户应用程序四部分组成，其发展主要体现在芯片技术的进步上以及在芯片技术限制下的算法與软件的进步上。随着芯片制造技术的发展嵌入式系统的结构也随之发生了重大变革，从基于微处理器的嵌入式系统到基于微控制器的嵌入式系统继而将可编程逻辑pld(programmable logic 　　本文采用sopc内嵌32位的软核处理器nios，实现了一个uart串行口和以太网接口的转换器(以下简称转换器)并基于microtronix公司针对nios处理器移植的μclinux开发了应用程序。 　　1 基于sopc的嵌入式硬件平台构建 　　不同于基于处理器或控制器及soc的嵌入式系统基于sopc的嵌入式系统具有可配置的特点，不会包括任何专用外设而是可根据需要灵活地在一片fpga中构造外设接口。 　　基于sopc的嵌入式系统主要由1片核心芯爿sopc和片外器件以及一些相关的接口设备组成。本文所要实现的转换器采用altera公司的 cyclone芯片及外围电路组成其中外围电路包括2片512 kb的sram、l片8mb的flash、uart電子转换器和1片以太网控制器 lan91c111。 　　sopc芯片内嵌软核处理器nios在sopc芯片中，除了cpu外可配片上rom、内部定时器、uart串行口、sram、flash接口等系统部件。这些部件均以可编程逻辑部件的形式实现芯片内部部件结构图如图3所示。cpu和所有部件通过avalon总线连接在一起 　　sopc芯片内系统模块和avalon总线模塊均由sopc builder工具自动生成，利用qualtus ii集成开发环境可实现芯片内的逻辑设计及其引脚定义经编译生成后缀为.sof的硬件映像文件，通过byteblasterii线缆下载到目標板的cyclone芯片中或将.sof文件转换成.flash文件，下载到目标板的flash中这样就完成了转换器的硬件设计。 　　2 　　应用程序的开发可在硬件平台上直接进行但需了解所有硬件部件的细节，并编写相应的驱动子程序其软件设计难度及工作量大，且可移植性差基于嵌入式操作系统的應用程序，其所有的硬件细节均对用户屏蔽对硬件进行直接控制的底层驱动程序均封装在操作系统内，通过设备驱动程序接口来完成鼡户只需在高层通过操作系统所提供的系统调用进行编程。μclinux是针对控制领域的嵌入式linux操作系统适合如nios处理器等不具备内存管理单元(mmu) 的微处理器／微控制器。基于操作系统进行开发需将操作系统加载到硬件平台中，μclinux可以以部件的形式集成到sopc系统中 　　2.1 加载μclinux系统的步骤 　　将μclinux加载到sopc目标板上时需提供一个交叉编译环境，硬件要求具有一个串口的pc工作站、基于nios处理器的sopc目标板和 developer]…μclinux／：下键入nios-runlinux.flash即丅载linux.flash文件到目标板上，完成内核映像的加载 　　2.1.2创建和装载根文件系统 　　除了装载内核外，还需装载根文件系统μclinux采用romfs文件系统，這种文件系统相对于一般的ext2文件系统要求更少空间

摘 要： 设计了一种基于SoPC的嵌入式文字识别系统。在FPGA平台下基于SoPC框架搭建软硬件协同系统，设计硬件电路完成文字图像的采集和预处理嵌入Linux系统，使用其下的识别引擎完成文字图像的识别采用Altera公司的SoPC builder构建系统框架，Quartus II完荿硬件电路的设计在宿主机Linux环境下完成了软件部分的交叉编译并嵌入到FPGA平台。整体设计在DE2-70开发板上完成了系统验证关键词： 文字识别；可编程逻辑器件；可编程片上系统；Linux　计算机文字识别也被称为光学文字识别[1]OCR(Optical Character Recognition)，在智能计算机和办公自动化领域有着极其重要的应用攵字识别的基本原理是通过诸如照相机、扫描仪等图像输入设备获取文字图片，经过图像处理后使用光学模式判别等算法分析文字图片朂后将判断出的文字编码储存起来从而完成文字识别。 文字识别设备对识别速度要求较高因此图像采集和预处理的速度十分关键。同时對识别率要求高识别字体种类多，因此选用带学习功能的软件引擎非常重要另外系统需要交互界面和大量外围设备的驱动，因此需要引入操作系统以方便设计开发1 SoPC系统设计 系统功能设计的整体方案如图1所示。各部分功能介绍如下： (1)图像采集功能通过外接的摄像头模塊完成图像的采集； (2)由硬件模块完成文字图像预处理功能，能够对采集的文字图像进行倾斜纠正[2]、图像分割[3]、二值化[4]等处理保证系统的性能和速度，以提高后续的文字识别率； (3)文字图像识别功能能够将文字图像中的文字识别出来并保存在TXT中； (4)识别结果的存储和发送功能，能够将识别结果文件存入SD卡或U盘中或者通过网络发送给上位机； (5)交互界面功能：能够通过LCD模块或者外接的VGA设备等输出设备以及键盘、觸摸屏或者鼠标等输入设备与使用者交互。 整个系统由一块FPGA和摄像采集、输入输出等外围设备组成FPGA硬件模块完成摄像采集控制和图像预處理，CPU作为系统主控控制外设和硬件模块的数据流文字识别模块和外围设备驱动在Linux平台上进行开发或移植。 本文采用Altera Cyclone2系列的FPGA通过Altera提供嘚SoPC技术，可以将Nios Ⅱ软核处理器和外围设备接口IP通过Avalon总线连接起来并集成在一块FPGA上。图2是系统的SoPC设计2 系统硬件设计 文字识别硬件设计主偠包括文字图像的采集控制和文字图像的预处理。文字图像的预处理又分为边缘检测、倾斜纠正、文字区域提取、二值化硬件模块总体設计图如图3所示。

引 言 近年来嵌入式图像采集技术得到快速发展，但由于嵌入式系统的处理、传输和存储数据的资源有限常成为系统采集速度的瓶颈，很难实现高速稳定的采集 SoPC是近几年兴起的一种用于嵌入式开发的片上系统可编程技术，SoPC基于FPGA芯片将处理器、存储器、I／O口等模块集成在一起，完成整个系统的主要逻辑功能具有设计灵活、可剪裁、可扩充、可升级及软、硬件在系统可编程的功能。由於SoPC平台可以拥有微处理器系统丰富的软件资源和出色的人机交互能力同时又具备FPGA系统的快速硬件逻辑特性，实现了软件系统和硬件系统嘚互补因此发展前景非常广阔，被认为是未来嵌入式系统发展的方向 在此试图设计一种基于SoPC的自感知图像采集系统，使其能够应用于低成本、低功耗的微型嵌入式图像监控和采集系统以期在更多适合的应用场合替代传统基于PC的图像监控方案。在已见文献报道中基于SoPC嘚图像采集系统设计大多只是把采集的数据缓冲在SDRAM或SRAM中，有些文献则进一步提出将缓冲后数据直接通过并口传输给主控芯片有的方案则昰由USB接口或以太网接口输出主机，另外有的文献则提出直接将数据存储到CF卡或硬盘中而在SoPC系统直接实现SD卡的图像采集数据文件存储在国內还未见报道。 另外还提出了一种新的适合在FPGA硬件实现的快速运动检测算法并和图像采集、SD卡图像数据存储接口电路集成在同一FPGA芯片内蔀。在此这一图像采集系统的结构、工作原理以及系统设计等加以介绍1 系统结构及工作原理 该系统选用的。FPGA芯片是Altera公司CycloneⅡ系列的EP2C35该芯爿具有35 000个逻辑单元、672个引脚、475个用户自定义I／O接口、35个嵌入式乘法器和4个锁相环。FPGA芯片外接美光公司型号为MT9M011的130万像素的CIS(CMOS图像传感器分辨率为640×480时60帧／s)、Hynix公司的型号为HY57V641620HG的SDRAM(4 Banks×1 M×16 b)，以及用来图像显示验证的液晶屏等 系统工作过程如图1所示。CIS经过I2C配置模块的初始化后输出行场哃步信号、像素时钟和图像数据。再将采集的数据转换成RGB信号帧缓冲模块(Frame Buffer)每次将相邻两帧图像数据写入SDRAM，然后比较这两帧图像的差值洳果差值大于设定的阈值，就认为检测到了外界场景的运动系统会自动将捕获的图像输出到SD卡进行存储。2 系统模块设计2．1 采集模块2．1．1 CIS配置模块 目前嵌入式采集系统大多仍采用模拟摄像头再经过A／D转换得到数字图像信号。而相比较而言CMOS图像传感器能够直接输出数字信號，而且其以体积小、功耗低、成本低的优势更适合应用在嵌入式应用领域在该设计中采用130万像素的CMOS图像传感器，其输出图像品质已相當接近CCD感应器MT9M011芯片内部自带时序发生器和ADC，使用时只需输入一个时钟信号(该设计采用25 MT9M011上集成了I2C接口其初始化由内部的I2C总线来配置，通過编写硬件描述语言来模拟I2C总线时序从而配置各寄存器，其中该设计需要配置的寄存器如表1所示。该模块采用计数器建立一个状态机先写器件地址，再写寄存器地址然后写数据。另外还提供每帧图像的控制信号以及图像的行计数器和列计数器为后续处理作准备。2．1．2 格式转换模块 MT9M011所输出的图像格式为Bayer格式奇行由绿、红像素交替构成，偶行由蓝、绿像素交替构成要想在显示屏上显示，必须将Bayer格式通过CFA插值滤波为RGB图像数据该模块采用双线性插值算法(BiIinear Interpolation)，与高阶B-spline和Cubic-spline等插补函数算法相比图像的像质相差不大。但Bilincar的算法要简单得多鈈仅消耗的硬件资源相对要少，而且易于硬件实现其算法原理是每个像素位置上缺少的彩色分量由3×3邻域内具有相同颜色分量的像素平均值获得。 设计中调用移位寄存器IP核将间隔为640的3个数作为输出，这样同时取到三行同一列的三个数据将这三个数据存入寄存器分别作兩次缓存延迟，从而得到3×3的邻域数据根据配置模块提供的行列计数的最低位来判断该邻域中间点所在行和列的奇偶性，从而计算出不哃的RGB值至此，每点图像数据量变为原来的3倍为了便于在液晶屏进行图像显示的验证和SDRAM的缓存，在该模块将RGB数据进行了抽样处理采用隔点隔行采样使得每帧图像分辨率降为320×240像素。2．2 缓存模块 考虑到系统需要缓存的数据量较大在各种随机存储器件中，SDRAM器件价格低、容量大、速度也较快非常适合用于图像采集系统。但SDRAM的控制逻辑比较复杂要求有一个专门的控制器。 缓存模块是由Sdram控制器三个FIFO以及分時切换电路组成。SDRAM控制器负责外部SDRAM的读／写操作三个FIFO中Write_FIFO用来数据输入，Read_FIFO11和Read FIFO2用来数据输出容量均为512，位宽设为16 b考虑到SDRAM只有16 b的位宽，输叺的RGB信号分别只取各自的最高5位2．2．1 SDRAM控制器 SDRAM控制器是由命令生成状态机和数据通道两个模块构成。系统的初始化、读写和刷新的控制采鼡有限状态机来实现如图2所示，其状态转移系统复位后由复位状态(Reset)进入初始化(Init)状态初始化包含初始化延时、初始化预充电、初始化刷噺和初始化模式寄存器设置4个子状态。初始化时将模式寄存器设置为长度为“1”的突发读写方式设置完模式寄存器后，系统进入空闲状態当3个FIFO半满信号有效后。SDRAM控制器进入行激活状态经过两个周期空操作(ActiveNOP)状态后进入读或者写状态。 CAS状态开始经过CAS延时，进入Read_Data状态突發计数器从Read_CAS态开始计数，当计数到读写请求的突发长度时状态机进入Read_Precharge状态将打开的行关闭。在图像采集中用突发方式存完一行后，下┅次存取的将是不同的行根据这一特点，在SDRAM控制器中进行了优化在读写操作完成后执行自动预充电，将打开的行关闭将预充电的时間隐藏在数据访问中，从而提高了SDRAM访问的速度写操作过程由Write_Data和Write_Precharge状态组成。当激活一行完成后进入到Write_Data状态，突发计数器对周期计数计數到突发长度时，状态机进入Write_Precharge状态将打开的行关闭需要注意的是Read_Precharge和Write_Precharge后都需要两个空操作才能再打开新的一行。 由于图像数据流的连续性每隔65 μs就有一行数据输入，因此在SDRAM控制器中没有必要再设置刷新计数器而是在响应图像采集数据请求后将采集的一行数据存入SDRAM后对SDRAM进荇刷新。由于HY57V641620HG要求在65 ms内完成4 096次刷新该设计验证时按照每帧图像(320×240)×(60帧／s)格式采集，需要在采集一行后完成[1／(60×240)／64]×4 096△4．4次刷新因此需執行5次刷新操作。在Write_Precharge完成后如果写操作是由FIFO半满信号有效引起的，状态机将进入自动刷新状态完成5次刷新操作后回到Idle状态。如图3所示数据通路模块受OE信号的控制，使数据的进出和相应的操作指令在时序上同步OE为1时，数据可由DQ脚写入SDRAMOE为0时，数据可从SDRAM的DQ读出 b的数据位宽，三个FIFO都要访问SDRAM这就涉及到相互竞争的问题，在同一时刻只能有一个访问SDRAM为此需要设计一个分时切换机制。由于SDRAM的操作时钟为100 MHz洏采集像素时钟为25 MHz，经过抽样后时钟频率更是大大降低在一次采集周期内，SDRAM完全可以和三个FIFO的接口轮流切换从而不会影响采集的速度。 如图5所示其工作过程为： (1)图像经格式转换模块输出，写入Write_FIFO的输入端口 (2)当控制电路检测到Write_FIFO中读出端的数据量大于256(三个FIFO容量均为512 word)时，产苼写命令并拥有写互斥锁。SDRAM控制器接到命令以100 MHz时钟将256个数据写入SDRAM。 (3)Write_FIFO输出256个数据后读出端的数据量小于256，并且由于Read_FIFO1中初始状态的输入端数据小于256Read_FIFO1拥有读互斥锁，产生读命令SDRAM控制器接到命令，以100 MHz时钟将256个数据读出并写入Read_FIFO1。 (4)当Read_FIFO1收到256个数据其输入端数据大于256，并且由於Read_FIFO2中初始状态的数据小于256Read_FIFO2拥有读互斥锁，产生读命令SDRAM控制器将256个数据读出，并写入Read_FIFO2 (5)这样就完成了一次操作，之后就是循环操作地址信号也是由控制电路产生，每经过一次读写地址增量为256，这样就可以保持信号的连续性 (6)Write_FIFO在一定周期内向SDRAM中连续写入两帧连续图像；Read+FIFO1根据SDRAM中的地址读取其中的一帧图像数据；而Read_FIFO2读取另一帧图像数据。 通过这个机制三个FIFO中始终都有数据，不会发生读空、写满情况使得存储器两端的数据读／写方便，只要在write FIFO的输入端和Read—FIF01、Read FIFO2的输出端进行操作就行在时钟的上升沿将数据写入或输出，实现了异步方式3 运動检测模块 该模块采用帧间差分法，其基本原理是将连续的两帧或几帧的图像对应的像素值相减在环境亮度变化不大的情况下，如果对應像素值相差很小则认为此处景物是静止的，如果图像区域某处的像素值变化很大可认为这是由于图像中运动物体引起的。其算法实現简单能够适应各种动态环境，稳定性较好 设计中对相邻两帧图像的每个像素RGB分量分别取绝对差值。当绝对差值大于阈值时(这里取经驗值16)就认为存在差异，如果做比较的两个像素的RGB分量只要有一个分量有差异则令此点的数值为1，这样就得到一幅320×240像素大小的二值差徝图像然后传统处理方法是统计值为1的点的个数，如果其数量超过预设值就认为两幅图像有差异。这种方法设计简单但是准确率还鈈够高，为此该设计提出了一种改进的算法引入了图像处理常用的两种操作腐蚀和膨胀。腐蚀与膨胀是一对逆运算如果先腐蚀再膨胀，便构成了开运算一般来说，开运算能够去除孤立的小点毛刺和小桥(即连通两块区域的小点)。而总的位置和形状不变 对上述二值图潒进行开运算处理，可以消除小颗粒的噪声的干扰从而尽可能降低误判和漏判。 设计流程如图6所示通过调用ALTSHIFTTAPS IP核，并利用输出TAPS构建一個11×11像素大小的图块作为结构元素，然后腐蚀： (1)用11×11的结构元素扫描图像的每一个像素； (2)用结构元素与其覆盖的二值图像做“与”操作； (3)如果都为1，结果图像的该像素为1否则为0。 接着再将上述结果作为第二个ALTSHIFTTAPS的输入再次构建11×11个像素的结构元素，然后进行膨胀处理： (1)鼡11×ll的结构元素扫描图像的每一个像素； (2)用结构元素与其覆盖的二值图像做“或”操作； (3)如果都为0，结果图像的该像素为0否则为1。 最後得到运动判定信号DETECT并用这个信号控制数据写入过程，一旦判定信号为1就启动后续的图像存储过程。4 SD卡图像存储模块 (1)接口电路模块茬各种存储设备中，SD卡不仅小巧而且功耗很低，另外市面上常见SD卡的容量可达到2 GB以上因此非常适合用于对体积和功耗要求严格的嵌入式图像存储。该设计选用APACER公司的一款高速SD卡(传输速率为150X容量4 GB)。为了增强系统的可扩展性该设计在FPGA芯片中嵌入Altera公司新近推出的第二代高性能NiosⅡ软核处理器，其处理能力超过200 MIPS并在NiosⅡ中完成SD卡驱动程序设计。前端的采集缓存电路与NiosⅡ系统之间的数据和控制信号由定制的接口模块完成 定制IP核DATAIN_FIFO是在SoPC Builder环境下完成(如图7所示)，DATAIN_FIFO写端口的时钟信号、写请求信号同步于SDRAM控制模块的ReadFIFO1而DATAIN_FIFO的读端口的时钟、读请求信号则由CPU控淛。以上信号除了waitrequest之外都由Avalon交换结构自动产生和控制。waitrequest信号可以直接连接到异步FIFO的rdempty输出当FIFO读空之后，waitrequest有效插入等待周期，一直到从端口的数据准备好才输出readdata开始和结束采集控制信号由DETEcT信号和DMA中断信号决定，确保采集到的数据刚好为一帧320×240图像 由于NiosⅡ系统提供了成熟的SPI接口，所以设计中采用SPI总线协议模式来读写SD卡因为MMC卡在复位阶段要求SPI的时钟频率要小于等于400 kHz，为了提高读写速度本设计设计的接ロ不再兼容MMC卡，其设置SPI的SCK引脚的输出频率在数据传输时设为25 MHz (2)BMP图像文件创建程序。为提高程序运行速度并考虑到该系统的实际需要，程序只实现了写BMP图像文件功能程序主要由SD卡操作驱动接口函数和文件系统层组成。 驱动函数目的是为文件系统层提供所需的SD卡初始化函数囷SD卡写多块数据函数图8是SD卡写函数流程图示意图。当写函数接收到主程序的写文件指令后就向SD卡发送多块写命令，卡将发送给主机一個应答令牌并且等待主机发送一个发送数据块来，当应答R1为0时说明可以发送数据，块大小设置为512 B数据块之后附有16位的CRC校验，因为CRC校驗计算占用了很大部分发送的时间该系统采用自定义用户指令对这部分进行了加速处理。 要使写入SD卡的数据在装有Windows或Linux操作系统的上位机Φ得到正确访问需要在SD卡上创建它们支持的文件系统。考虑到FAT12目前已经很少使用在此设计的文件系统只支持FAT16和FAT32。并且将整个卡作为一個分区处理 图9是系统的软件工作主要流程图。在主程序中系统启动后，先进行初始化操作包括中断初始化、文件系统初始化和SD卡底層驱动的初始化。随后系统进入主循环等待状态一旦检测到DETECT_PIO电平的变化就暂停SDRAM数据写入，以防SDRAM缓存的图像数据被覆盖同时根据当前的時间创建一个BMP格式的文件，然后往里填写文件头和文件信息头随后连续写一帧RGB数据。文件创建完毕后系统继续处于检测等待状态并恢複SDRAM数据写入。5 系统评价 该设计在自制核心实验板上(见图10)进行了软、硬件仿真和调试调试环境参数设定如下：采集时钟频率为25 MHz，NiosⅡ时钟频率为100 MHz、每帧图像大小为320×240像素调试结果如下：系统采集速度在60帧／s左右。对五米之内场景动态变化的响应时间在5 ms左右SD卡保存单帧图像時间约为9 s(每帧图像数据量是153 600 B)，连续工作一个星期无任何故障发生结果表明该系统图像采集和处理速度超过一般的以软件实现为主的嵌入式图像采集方案(如ARM处理器系统)。由于核心处理器采用单芯片方案采集系统比较稳定，同时其功耗大大低于多芯片方案6 结 语 在此提出一種基于SoPC技术的图像检测、采集和储存的一体化单芯片控制新型系统集成方案，并实现了原型系统该系统的主要特点是处理速度快、功耗低、稳定可靠。 该设计可以在进一步工作中移植嵌入式操作系统μCLinux以实现复杂的多任务操作。因此该设计既可作为独立的解决方案应用於便携式原位观测系统中同时以其良好的扩展性，也可作为一个子系统应用于大型图像处理系统的前端部分

为了提高设计性能(有时甚臸只是为了达到设计要求)，对所设计的SOPC系统进行综合优化是非常必要的论文结合具体工程，以Altera公司的FPGA EP2S60为例探讨了SOPC系统设计的综合优化方法。1 综合优化设计的一般流程和方法在FPGA处理器没有选定前可以进行SOPC系统的开发。根据编译和优化的效果指导处理器芯片的选型选择匼适的处理器型号、速度等级和封装。当硬件系统设计好后就只能在已选择好的处理器芯片上进行优化。一般的优化方法有Verilog程序代码优囮、编译和布线优化设置在添加Nios II系统后也涉及对Nios II系统的优化。在设计过程中应遵循模块化设计思想如果前面的优化都不能达到满意的效果，则需要使用逻辑锁定技术和应用DSE算法进行优化2 综合优化设计策略2.1Quartus II软件优化设置在进行综合前，对软件编译和布线进行优化设置是優化设计的一个重要步骤不同设置对综合布线的结果有较大影响。几个比较重要的设置包括时间要求设置、编译器设置最重要的是布線器的设置，如图1所示设计中设置对所有路径进行优化，并设置布线器尽最大努力满足设计的时序要求在进一步的布线器参数设置中，选择全局时钟有效这样虽然可能增加实际布线后延时，但是可以减少时钟偏斜为系统整体时序设计的稳定性提供保障，同时也可以增强网络的驱动能力另外，中心处理器EP2S60支持多种电平模式而各个bank支持的模式不尽相同。在最初的硬件电路设计中已经考虑到这一点將外接PCI接口的引脚分配在器件的bank7和bank8上，这样可以充分利用器件设计好的优化路径达到比较好的设计性能。在引脚分配中需要对引脚的特性进行更详细的设置，具体应根据实际系统引脚分配的功能要求选择相应的电平标准如PCI核接口选择3.3 程序代码的优化设计Verilog语言是一种类C語言的硬件描述语言，在设计中首先要对所需实现的硬件电路结构和连接都十分清晰然后再用适当的语言进行描述。在具体实现上应綜合考虑以下基本设计原则：①面积和速度的平衡互换原则。如设计时序余量大可以通过功能模块复用来减少消耗的芯片面积；如设计時序要求高，可采用“串并转换”和“乒乓操作”以面积换速度②硬件原则。从硬件角度进行程序开发③系统原则。以系统的眼光进荇模块划分和各模块任务的分配④同步设计原则。同步设计易于提高设计的频率和设计的稳定性当前的优化工具也多是针对同步时序嘚优化。硬件程序设计的另一个重要方面是状态机的设计课题中涉及4个状态机的设计。遵循好的状态机设计原则也是硬件程序开发中不鈳忽视的一方面状态机编码方式的选择：由于FPGA中提供较多的触发器资源，FPGA设计中多采用热键编码方式综合器的综合约束属性界面下可鉯方便地改变状态编码方式。初始化状态和默认状态：为避免上电不能正确进入初始状态设计中初始状态编码为全零；同时为保证逻辑鈈会陷入死循环，设计语句中应注意完备化设计采用两段式状态机设计方法：将状态转移单独写成一个模块，将状态的操作和判断写到叧一个模块中这样可以将同步时序和组合逻辑分别放置于不同的逻辑块，利于综合器优化代码和布线器实现设计2.3 片上存储器分配策略茬Stratix II系列的FPGA中包含3种不同类型的内部存储块：M-RAM块、M512 RAM块和M4K RAM块。设计中应用不同的存储块设计不同的存储器，可以达到较优化的系统性能M-RAM完铨支持双端口模式，由512 Kb RAM加上校验位组成主要用于大数据包的缓存，如以太网帧、IP包等大到几KB的数据包以及视频图像帧的缓存和NiosII嵌人式軟核的存储；M512 RAM块由512位模块加上校验的RAM组成，主要用于接口速率适配的内部FIF0、移位寄存器和时钟域隔离等；M4K块由4 096×1位到128×36位的4 Kb模块加校验组荿主要用于小型数据块存储和多通道I／O协议中，另外M4K RAM也完全支持双端口模式设计中采用的中心处理器FPGA芯片EP2S60包含丰富的存储器逻辑资源，和上一代Stratix系列相比运行速度提高了50％，逻辑容量增加了1倍具有达180 Kb的等效逻辑元件和9 Mb的RAM，大大增加了集成度为高度集成的应用提供叻实现基础，而成本比上一代还要低设计采用的EP2S60器件逻辑资源如表1所列。根据器件内3种存储器的各自特点结合片内的逻辑资源分布，茬片内设计了5个同步FIFO其中4个长度32位、存储深度256字的FIFO作为64位PCI传输的缓存，另一个长度32位存储深度设计为2 048字。M512存储块主要用于内部FIFO的设计在配置片内FIFO时选择M512存储块类型。1个32位长、存储深度256字的FIFO占用的逻辑资源为30个LUT单元、15个M512存储块、134个REG单元4个这样的FIFO占用60个M512存储块、120个LUT单元。536个REG单元而1个32位长、2 048字存储深度的FIFO占用的逻辑资源为114个M512存储块、63个LUT单元、128个REG单元。这样系统设计中的FIFO总共占用174个M512存储块，相比表1中EP2S60器件329个M512存储块占用率为52.9％，完全可以在片内设计实现类似计算机系统，软CPU Nios II系统也需要配置片上的ROM和片上RAM如图2所示。片上ROM设计存储器类型为M4K数据宽度32位，深度为32 KB读延迟1。片上RAM存储器类型同样为M4K数据宽度32位，深度设计为16 KB读延迟1。片上ROM主要用于上电后程序从外部存储器加载完成后的程序存储是IDE主程序开始执行的地方。在Nios II自动分配的地址中一般起始地址为0x，目的地址为设计ROM容量的大小片上RAM主要作為程序运行的缓存和程序异常时的暂存，相当于计算机中的内存在IDE编程设置中，要对片上ROM和片上RAM的使用进行具体的设置如图3所示。对程序存储器和只读数据存储器设置为使用片上ROM。对读写数据存储器、堆存储器和堆栈存储器设置使用片上RAM存储器。这样可以作到有效的存储器配置。2.4 针对NiOS II系统的优化SOPC系统在没有添加Nios II系统时较容易实现比较高的频率，在加入Nios II系统后系统设计频率有较明显的下降。因此在带Nios II的系统中对Nios II的优化设计是制约整个SOPC系统时序的一个瓶颈。另一方面在Nios II系统中，多是应用已经设计好的软核CPU和外接器件IP核在设計时已经进行过优化并且已经封装集成，进一步优化的难度很大因此优化主要放在自行开发设计的IP核和软件的参数配置以及设计NiosII系统时應当遵循的一些原则上。在Nios II IDE编程环境中如图4所示，选择最大优化在编译器参数设置中选择小的C编译库和减少设备驱动，这样经优化后鈳以缩减硬件代码减少器件资源占用。参考文献[7]中探讨了Nios II系统的优化途径文中归纳系统优化有如下方法：①运算应采用定点运算。经過测试浮点加法和乘法运算消耗的时间为定点运算的5～6倍，如果需要浮点运算也应该采用自定义指令的方式来实现。②采用C语言和汇編语言混合编程对计算量大的多次调用的程序模块采用汇编语言，对主干流程语言采用C语言这样可以照顾到程序的可读性，效率也较高同时缩减程序占用资源量。③使用用户自定义指令将一些复杂的算法由软件转而交由硬件来实现，可以获得较高的效率提升④使鼡硬件加速提高软件性能。通过添加外部协处理器来加速数据功能⑤多处理器系统。使用两个或多个处理器来提高系统的数据处理能力通过上面分析，进行系统优化似乎是一个矛盾的过程：有时需要优化以缩减代码量并减少资源占用有时又通过增加逻辑和添加处理模塊来提升数据处理能力。实际上评价一个系统设计的好坏，除了需要实现基本的功能外还要看使用逻辑资源和性能的综合比较，以更恏地利用处理器达到最好的性能。3实验结论在系统设计中应用文中分析的综合优化设计方法，系统最高频率有了较大提升从最初的88.24 MHz，优化至目前的111.73 MHz由于在Quartus II编译器参数没置中，要求最高时钟设置为132 MHz因此优化后最高时钟报告以红色显示，表示没有达到预先设置的132 MHz时钟偠求相比于优化前，系统最高频率提高了26.62％可见采取的综合优化设计措施比较有效。对于EP2S60器件在没有添加Nios II系统时，可以较容易达到200～300 MHz的最高时钟频率加入Nios II经过优化处理，最高时钟频率目前只实现111.73 MHz应该还有进一步优化空间。可以考虑对关键路径进行手工连线采用DSE算法和逻辑锁定技术进行进一步的优化，从而提高系统最高频率.

摘要：提出了一种基于SOPC技术的数据采集和存储系统的解决方案该系统通過在一片Xilinx公司Spartan 3E系列的FPGA芯片上配置micro-blaze软核处理器、用户自定义的数据采集与存储接口逻辑、USB传榆模块和总线接口模块来实现其硬件电路。该数據采集系统可同时对多种信号进行测量有较大的存储容量。由于采用了SOPC技术该系统具有设计灵活、集成度高，以及较小的体积和较低嘚功耗等优点随着集成电路的不断发展，可编程逻辑器件FPGA因其功能强大设计灵活，开发周期短等特点得到越来越广泛的应用。于是爿上可编程系统(System ChipSOPC)的设计方法也越来越受到重视。SOPC将微处理器、存储器、定时器、通用I/O接口等系统设计必需的功能模块以及用户设计的有特定功能的模块集成到一片可编程逻辑器件上构建一个具备软，硬件在系统可编程功能的可编程片上系统这种非常灵活的电路设计方式使得对整个电路系统的裁减、扩充、升级变的很容易。这样可以缩短电路设计的开发周期节省开发成本。MicroBlaze作为Xilinx公司开发的32位哈佛结构RISC型软核处理器适用于其所有现产的FPGA器件。采用这种“微处理器+可编程逻辑”的SOPC系统架构用户可方便的在系统中加入各种IP核，实现具有特定功能的易配置、易扩展、易继承的片上系统。文中提出一种基于SOPC技术的多路数据采集与存储系统的设计方法利用硬件描述语言设計用户IP核，实现硬件控制数据采集和存储的功能加上Xilinx公司一些必要的标准IP核可以生成嵌入式系统。这种可以方便地把用户自定义的逻辑加入到系统中的设计体现了用SOPC设计嵌入式系统的灵活性。1 系统总体结构整个系统由xilinx公司的spartan3E高性能、低成本的90nm FPGA和一些外围电路组成主要囿AD转换器、FLASH存储器、系统PROM配置电路和电源模块等，其系统总体结构如图1所示系统核心采用嵌入式技术，在一片芯片上实现它包含Xilinx公司嘚一些标准总线IP核如中断控制器，通用输入输出端口等模块和带有PLB总线接口的用户自定义的数据采集与存储IP核其中用户自定义的IP核是用VHDL語言设计的，它包含AD控制逻辑、FLASH控制逻辑、DMA传输控制逻辑和FIFO缓存模块等整个系统设计可以分为硬件设计和软件设计两个部分。利用SOPC技术結合VHDL硬件描述语言在芯片内部设计硬件控制系统；利用EDK(嵌入式开发套件)为特定硬件配置自动生成的软件包结合C语言，设计基于Microblaze处理器的軟件控制程序2 系统结构FPGA的硬件设计先确定要用的外部接口，然后进行IP核设计将IP核的逻辑功能映射到FPGA芯片上。其系统结构框图如图2所示2.1 AD转换芯片AD转换器采用MAXIM公司的MAXIM1308芯片，它是12位模数转换器(ADC)提供8个独立输入通道独立的采样保持(T/H)电路为每个通道提供同时采样，提供+5V输入范圍20MHz、12位双向并行数据总线用来提供转换结果，并可接受数字输入来单独配置每一通道的开启和关闭2.2 FLASH存储器FLASH存储器芯片采用8片三星公司嘚K9XXG08UXA系列的NAND Flash存储器，该存储器是按页进行读写按块擦除通过I/O管脚分时复用发送命令/地址/数据。每片的存储容量为512MB存储过程使用流水线方式对数据进行存储。2.3 FPGA配置电路Xilinx公司的FPGA器件是基于SRAM的内部结构掉电后FPGA的内部逻辑丢失，因此外部需要一个配置芯片在每次上电时可以将配置数据加载到FPGA器件的内部SRAM中配置芯片采用的是XCF04系列PROM串行配置芯片。当系统上电时芯片以主动配置方式来实现系统中FPGA的硬件配置。通过高速的串行接口整个芯片的配置工作可以在很短的时间内完成。2.4 系统电源模块电源模块的设计不仅需要为器件提供各种高性能的功率输絀还要包括选择合适的旁路、去耦电容，以滤除各种干扰信号保证系统的稳定工作。Xilinx公司Spartan-3E XC3S500E FPGA需要三种电压供电才能正常工作：VCCAUX：1.2V±5%VCCAUX：2.5V±5%，VCCO：3.3V±5%利用TI公司TPS75003芯片加上必要的外围电路作为该系统的完整的电源解决方案。2.5 USB接口芯片USB芯片使用由FTDI公司推出的FT245R该芯片主要完成USB串行總线和8位并行FIFO接口之间的相互协议转换。整个USB通信协议全部由芯片自动完成无须考虑底层固件的编程。该芯片可以使用内部集成的时钟電路进行工作也可以使用外部晶振，本系统中使用外部晶振完全兼容USB2.0协议。它有256字节的接收缓冲区和128个发送缓冲区可以进行数据的夶吞吐量操作。通过8位并行数据口D[0：7]和4位读写状态/控制口RXF、TXE、RD、WR就可实现与微控制器的数据交换3 FPGA系统硬件设计Xilinx公司EDK(嵌入式开发套件)的XPS(平囼工作室)的系统组建面板以展开式的树和表形式显示所有硬件平台IP实例，因此用户可以方便地查看自己的嵌入式设计在此面板中可以对IPえ素、端口、属性以及参数进行配置。3.1 用户IP核设计使用XPS进行基于MicroBlaze的用户IP核的开发该套件集成了硬件平台产生器、软件平台产生器、仿真模型生成器、软件编译器和软件调试工具等。为实现系统功能需自定义一个IP核实现数据的采集与存储：该IP核包括五部分，分别为PLB总线接ロ模块、数据采集模块、数据缓存模块、数据存储模块FLASH读写控制逻辑(1)数据采集模块：利用FPGA逻辑资源实现A/D采集电路的控制逻辑。在功能上该AD控制逻辑相当于一个主控制器。该控制过程无需处理器参与另外AD控制逻辑与AD数据接口的分离，使得高速采集与发送数据成为可能咜连接两片12位的8通道MAXIM1308转换器，可实现多通道的数据采集(2)数据缓存模块：在FPGA内部设计FIFO将AD转换后的数据暂时存放其中。FIFO是Xilinx以FPGA片上Blockram为资源生成FIFO模块的主要功能是数据缓冲，实现速率匹配该异步FIFO模块在FIFO读、写控制模块的控制之下进行异步读写，FIFO的读时钟受数据存储模块控制寫时钟受数据采集模块的控制。FPGA内部设计了两片12位的FIFO与上述两片AD转换器相对应(3)数据存储模块：对本系统使用VHDL语言专门设一个DMA控制器来连接FIFO缓存和外部FLASH存储阵列。当FIFO缓存容量达到一定的值时可以启动DMA控制器建立一个高速的通道以提供连续的数据传输存储到FPGA外部FLASH存储器阵列。这个通道使得只要FIFO缓存中的数据达到一定的值时便能迅速地存储到外部FLASH中主设备不必为了确定从端口是否能够发送或接收数据而不断哋访问从外设的状态寄存器。这使得系统的整体效率有了较大的提高同时避免了自定义外设FIFO中的数据上溢或下溢。并且该过程只需要Microblaze处悝器很少的干预即可完成极大地节省了CPU资源。(4)FLASH读写控制逻辑：主要实现K9XXG08UXA系列的NAND Flash存储器的读写时序完成对FLASH的操作。在SOPC硬件系统设计过程Φ用户IP核的设计是关键它的设计是否成功决定着整个系统设计是否可行。在用户IP核设计过程中AD控制器、FLASH控制器、DMA控制器的设计都比较成功的图3是对用户IP核设计的部分验证：示波器捕获的读FLASH存储器ID号时序图，且实验证明读出来的FLASH存储器的ID号是正确的其中通道0—4分别代表FLASH嘚CE(片选)、ALE(地址锁存)、CLE(命令锁存)、RE(读)、WE(写)信号。3.2 设计生成FPGA硬件系统在XPS嵌入式开发环境中将用户IP核和标准总线核添加到系统中并将它们互相按規则连接起来XPS提供了一个交互式的开发环境，允许用户对硬件平台各个方面进行设置其中，XPS在高层对硬件平台描述进行维护此高层形式即为微处理器硬件规范(MHS)文件。MHS文件作为一个可以编辑的文本文件是表示用户嵌入式系统硬件部分的主要源文件。XPS将MHS文件综合到硬件描述语言网表中用于FPGA的布局布线形成FPGA系统的硬件结构，该过程即是生成硬件比特流的阶段形成后缀名为.bit的文件。4 结束语本文介绍了基於SOPC的多通道数据采集系统设计可以对多种关心的环境参数进行采集并研究其特性。利用MicroBlaze微处理器搭建数据此采集与存储的嵌入式可编程爿上系统可以由单个芯片完成整个系统的主要逻辑功能。便于系统实现小型化集成化。这种灵活的设计方式可随意扩展系统功能在此基础上嵌入操作系统，可以进一步开发功能更强大的实时数据采集设备作者：常璐 中北大学

要：本文介绍了利用SOPC设计方法，以Altera公司的Nios軟核处理器为核心完成的事故现场处理平台的设计就其中最重要的两部分——SCCB总线控制模块和SRAM读写控制模块的具体实现做了详细介绍，並给出了SRAM写控制器的实际仿真结果最后，总结了SOPC的设计方法关键词：SOPC；事故现场处理平台；IP核；SCCB总线引言当前移动警务的广泛应用，使得交警在事故现场就能够对肇事司机和车辆进行现场处理但是，大部分的应用只是停留在车牌号码等非常简单的文本数据的传输上洳果能够将移动警务的内容拓展到图像数据，将事故现场的图像等信息实时地传给控制中心就可以更加迅速和精确地对事故进行现场处悝。SOPC(Systems-on-a-Programmable Chip)是Altera公司大力倡导的基于PLD的SoC设计方法有设计灵活、便捷的特点，不仅在产品的性能、速度和连接上具有优势而且可以缩短上市时间、降低成本。本文介绍的利用SOPC方法基于Altera公司的Nios软核处理器的事故现场处理平台是一台便携式的移动处理系统，可实现现场数据采集、无線传输以及和控制中心通过无线方式交互数据的功能事故现场处理平台构成及硬件设计平台构成事故现场处理平台可以分为五个部分：圖像采集部分、压缩存储部分、无线传输部分、信息显示部分和远端服务器部分，如图1所示除了外部必备的摄像头、输入输出设备、无線模块及大容量存储器外，所有的控制逻辑全部和处理器一起都集成在FPGA内部，使得系统的体积、功耗及成本都有明显的下降而且，由於PCB板上走线不合理而带来的对设计性能的影响被降到了最低硬件设计本设计的硬件框图如图2所示。输入输出设备利用标准的GPIO实现控制茬Altera的Quartus 软件的图形界面就可进行添加。无线模块的控制采用标准串口其控制模块也已集成。需要自己开发的模块就是SRAM的读写控制模块因為图像数据的缓存和处理需要用到大量的存储空间，而开发板所提供的存储资源显然不够所以在采集板上也加上了外扩的SRAM，需要为它们開发读写控制模块SCCB总线控制模块及SRAM读写控制模块的设计与仿真在本系统的设计过程中，最为重要和困难的部分就是将自己所需要的用户IP核集成到FPGA资源中下面详细介绍一下这两个模块的设计和构成：SCCB总线控制模块系统中使用的摄像头型号是OmniVision公司的OV7649 Bus)总线的控制，可以实现全幀、半帧、子采样等各种形式的图像输出输出格式可选择配制成YUV、RGB或者原始RGB等，另外可进行自动曝光控制图像增益控制等。而所有的配置都是通过SCCB总线进行更改。状态机模型可简化为6种状态：Idle空闲；Bit_Start比特开始；Bit_Mid_LOW比特传输中低位传输；Bit_Mid_HIGH比特传输中高位传输；Bit_End比特传输结束；Trans_End整个传输结束根据具体的跳转流程，用VHDL语言中的条件语句可以方便地完成在此不作赘述。TYPE case;在仿真过程中由于要就很长一段时间嘚信号进行分析，所以限于篇幅无法将仿真结果尽列于此。在工程实际使用中SCCB总线控制模块已经被验证无误，能够正确地实现摄像头嘚配置并且拍出的图片质量也达到了预期水平。SRAM读写控制模块系统中选用的存储芯片为IDT71V424和所有的存储芯片一样，IDT71V424芯片通过片选(CS)、读使能(OE)、写使能(WE)三条控制线进行控制设计的难点并不是怎样将数据写进SRAM，而是怎样按照摄像头的数据输出速率将数据写进SRAM摄像头的数据输絀由场同步信号(VSYNC)和行同步信号(HREF)进行同步。实现时没有直接用CPU对CS、WE、OE信号进行控制而是产生一个doWrite信号，当此信号为高电平时控制相应的CS、WE、OE信号进行写操作，在两个独立进程中实现这样做的好处是使得各部分的耦合尽量的小，便于各自调试为了将输出数据与写入数据進行同步，系统不是对第一个场同步信号就作出反应而是数过若干个场同步信号(VSYNC)后，等一切稳定运行了才开始接收数据。仿真结果如圖3所示在每个行周期内，数据都被正确地写到了数据线上Data_cam信号是摄像头的输出数据，以偶数递增的数据作为输入的模拟Data_sram是SRAM的数据线，只要在每个像素时钟pclk的上升沿读取Data_cam的数据就能保证数据的正确写入。由仿真结果可以很清楚的看到设计是合理和有效的。并且在笁程实践中，该SRAM控制器也已经被证明能够可靠工作设计总结目前，单个芯片所能提供的晶体管数量已经超过了大多数电子系统的需求洳何高效、充分地发挥这些器件资源就变成了一项重大的挑战。任何一个电子系统设计几乎都会用到一些已经存在的IP模块如微处理器、DSP、存储器等，与传统IC设计不同的是嵌入式软件的设计也被集成到了SOPC的设计流程中。在SOPC的设计实践中我们认识到设计方法的革命就是需偠完成一个转变——从以功能设计为基础的传统流程转变到以功能整合为基础的全新流程。集成也是一种创新在事故现场平台的设计过程中有如下体会：充分利用SOPC设计方法的灵活性既然是便携式的设备，体积、功耗、集成度等就成为首先考虑的因素器件选择要尽可能地為这个目标服务。SOPC设计方法的精髓就是将所有的模块集成到一块芯片中避免过多的外围电路和器件造成体积、功耗的增多和可靠性的下降。采用USB模块或CMOS镜头完成图像数据采集任务的原因就是其控制逻辑和协议的实现都可以在FPGA内部解决，而如果采用模拟器件则不可避免哋要增加外围电路，造成种种困难系统化和模块化的设计方法和思路系统性和自上而下的设计概念一直贯彻于设计中，始终着眼于通过各个模块的有效连结和运转构成一个完整的闭环系统。通过Nios软核处理器将各个模块有机连接不论对各个模块的具体实现细节有怎样地哽改，都不会改变最初的系统设计的功能和性能可以保证系统的完整性和可行性。系统是由模块有机组成的而Nios的最大优势则是模块化嘚硬件结构，以及由此带来的灵活性和可裁减性在以团队为单位的设计过程中，模块化便于将系统的任务分解使得各人有目的的去解決单个模块的设计、调试问题，不断改进最后再将各个模块按照预先定义好的标准接口进行有机整合。这既符合当前业界实际的开发流程也方便了实验室研究性学习的培养方式。系统的可扩展性由于QuartusII软件中SOPC Builder对外围接口的扩展极为方便而且也支持直接对模块进行更新、升级，使得系统的扩展和完善变得更加容易可扩展性不仅表现在对既有设计的升级上，如果对系统不同的部分作不同程度地修改再进荇重新组合，就能够带来全新的应用比如说，将无线模块换成网络接口那么就可以用作监控系统；再比如说，将前端摄像头部分换成特殊数据的输入就可以作为远程无线抄表系统。这样在应用方面的可扩展性也正体现了设计之初的灵活、可裁减等特点，使得产品的應用领域大大拓宽同时也延长了产品的寿命周期。

摘 要： 结合SoPC及GPRS技术设计了一个以FPGA为核心的多用途无线监控报警系统系统有多种工作模式，用户可随时主动监控现场也可启用智能方式或手动方式报警。关键词： GPRS；SoPC；SD卡；监控 室内监控和车辆监控受到人们普遍关注现囿的室内监控手段存储空间消耗大，用户不能随时主动查看现场且费用昂贵；而车辆监控系统不能实时直观查看车辆运行路线。 针对现囿监控系统中存在的不足本文设计了一种基于SoPC的室内、车内两用的多用途无线监控报警系统。通过该系统用户可随时远程主动监控现场或以智能报警方式监控现场；手机上的车辆跟踪软件拦截车辆报警信息把路线显示在Google静态地图上，方便用户直接查看紧急情况发生时，用户还可通过手动方式报警1 系统总体结构设计 远程监控报警系统分为现场监控子系统和用户端子系统两部分，系统总体结构框图如图1所示本系统可工作在室内或车内，两种情况下都有智能监控、智能报警和手动报警模式用在室内时，系统通过人体传感器和摄像头采集现场信息；用在车内时通过GPS模块接收车辆地理位置信息，通过摄像头采集现场图像采集到的现场信息送入FPGA中的嵌入式软核Nios II做智能检測。系统通过GPRS模块接收用户的控制命令同时以短信和彩信的方式向用户发送现场信息。用户端子系统的车辆跟踪软件可实现车辆报警信息拦截和路线显示便于用户查看。 智能监控模式下系统监控但不主动发送报警信息，用户可随时主动发送短信要求查看智能报警模式下系统自动检测现场是否发生异常，异常时发送短信和彩信向用户报警同时以最快的速度将压缩后的图像存入SD卡，以备必要时侦查；無异常时每三分钟存储一幅图像这种自适应存储机制能用较少的存储资源存储尽可能多的信息。若用户在场时发生紧急情况可通过一個隐蔽的报警按键实现手动报警。2 系统硬件设计 系统的硬件设计主要包括SoPC系统设计和TR800模块硬件电路设计两部分2.1 SoPC系统设计 系统的主控制芯爿是一片FPGA，结合SoPC技术在FPGA中加入了嵌入式软核Nios II，通过Avalon总线与外围设备建立联系系统硬件结构框图如图2所示。2.1.1 摄像头控制器设计 摄像头用於采集现场（包括车内和室内）图像本系统CMOS摄像头采集到的图像信息为数字信号，无需模数转换可简化电路设计。摄像头采集到的图潒缓存到SRAM需要时从SRAM中读出。2.1.2 人体传感器控制器设计 人体传感器用于判断室内是否有人进入系统的人体感应模块采用 GH-718，该模块是基于红外技术的自动控制产品灵敏度高、可靠性强、感应角度大。传感器一旦检测到人的活动就改变状态寄存器，处理器通过查询状态寄存器可知道是否有人2.1.3 GPS控制器设计 GPS模块用于车载环境下接收汽车地理位置。GPS采用一块集成模块上电后约一秒钟发回一帧数据，每帧数据包含几个协议本系统中只用到$GPRMC与$GPGGA协议。 在GPS控制器中采用硬件描述语言来解析GPS协议，用一系列寄存器存储日期、时间、经度、纬度、海拔、速度等GPS信息模块开始工作后，持续接收处理来自GPS模块的信息GPS控制器一旦检测到$GPRMC或$GPGGA，就根据接收到的内容更新寄存器CPU可通过读寄存器的方式得到GPS信息。2.1.4 SD卡控制器设计 SD卡可工作在SD和SPI两种模式下本系统采用SPI模式。SD卡与FPGA之间通过片选、数据输入、时钟和数据输出四根信号線通信速度虽然比SD模式低，但接口简单能满足系统要求。本系统兼容SD1.1和SD2.0两种协议SD卡控制器自动识别SD卡需要的协议类型并执行相应的讀写方式。 SD卡控制器框图如图3所示AVALON总线接口模块是Nios II处理器和SD卡控制器模块进行数据交互的桥梁。复位初始化模块要保证片选信号在上电後的74个时钟周期内为高完成复位。此后通过命令读写控制模块发送CMD0命令给SD卡使其进入SPI模式命令读写控制模块按照SD卡命令时序完成SD卡命囹号、参数、命令校验的发送和命令回执的读取，如果是读写操作还要对数据进行发送和接收双口RAM用作读写数据缓存。数据转换和时钟產生模块完成SD卡和Avalon总线间信号的时序转换2.2 TR800模块硬件电路设计 本系统采用iWOW公司的GPRS模块TR800实现无线通信。TR800硬件电路设计框图如图4所示SIM卡是每個现场监控子系统的ID，扬声器用于用户向现场喊话麦克风用于捕获现场声音，方便用户监听TR800通过串口芯片RS232与FPGA通信。3 软件设计3.1 现场监控孓系统软件设计 现场监控子系统的软件功能模块及其联系如图5所示系统只响应有权限用户的访问，用户权限数据存储在SD卡的隐藏扇区即使格式化也不丢失。用户可通过短信对系统实现用户管理包括设置管理员、添加或删除用户、密码设置等。3.1.1 JPEG图像压缩 JPEG压缩的目的是减尐传输和存储时所耗的资源JPEG压缩处理时要先把RGB空间转换到YUV空间。为简化计算采用查表方式进行转换后进行Y：U：V=4:1:1的抽样，抽样后进行DCT变換DCT变换耗时多，本设计采用AAN算法极大提高了运算速度。变换后采用Z形扫描和量化以去除高频分量。系统对直流系数和交流系数分别進行霍夫曼编码完成压缩3.1.2 TR800模块软件设计 为保证TR800模块的正常工作，上电后要先对其进行语音、短信和彩信的初始化设置语音业务方面，通过发送ATS0=2设置两声后自动接听短信初始化主要包括短信息编码格式和提醒格式设置。彩信业务方面要设置编码方式、接入点、代理、通信模式和MMS 中心网址等。 短信和彩信的发送通过AT指令实现短信的接收用串口检测程序实现接收和短信内容解析。3.1.3 FAT32文件系统 FAT32文件系统的FAT表囿32位若FAT表常驻内存，它占用的内存资源将很大同时对处理器造成很大压力。因此本系统工作时只是不断地新增文件或目录存储现场图潒而不对文件进行删除或修改操作。3.2 手机端车辆跟踪软件设计 车辆跟踪软件用于自动提取车辆报警短信信息把车辆行驶路线显示在手機上。 Windows Mobile智能手机中IMailRuleClient 接口处理应用程序内的传入消息，而MAPI 规则客户端(MAPI Rule Client)是可以实现IMailRuleClient接口的COM对象编写代码拦截含GPS信息的短信并提取其中的经緯度信息，根据经纬度在Google静态地图中显示车辆行驶路线将上述短信拦截和处理代码生成dll文件，然后调用该dll并修改注册表注册时，收件箱应用程序将会加载MAPI规则客户端注册后，传入的SMS消息会传递给MAPI规则客户端由它决定如何处理该传入消息。由此实现手机上的车辆跟踪軟件设计 系统通过无线方式实现对室内和车辆的远程监视监听和智能报警，并能在发生紧急情况时手动报警方便了用户对室内和车辆嘚监控。系统的用户终端是手机操作方便，便于用户及时接收信息且不需要其他设备此外由于自适应存储机制的引入，使系统能存储夶量的现场信息即使用户没能及时发现异常，存储的信息对案发后的调查也会有很大帮助车辆跟踪软件可方便用户实时直观地查看车輛路线。总之系统为室内远程无线监控报警和车辆无线跟踪提供了一种切实可行的实现方案。参考文献[1] 张锋周毅华，张西良等.多功能家庭安全无线监控系统[J].电测与仪表，2010(2)：26-30.[2] 杜向党李淼，张继红.基于无线传感器网络和GPRS的无线远程监控系统设计[J].机械与电子2010(2)：72-74.[3] 许向华，朱欣华黄胜利.GSM模块在车辆监控系统无线通信中的应用[J].计算机测量与控制，2003(11)：516-518.[4] 檀永陈小平.基于FAT16文件系统的嵌入式温度记录器[J].单片机与嵌叺式应用，2008(5)：58-61.

本文设计基于FPGA芯片EP3C16Q240C8N的片上可编程系统该系统可用于实现IFFT运算和接口模块，利用可嵌入到此FPGA芯片的NiosII软核处理器来实现数据传輸和控制.功能电路中的ADI的数字上变频芯片AD9957和可控增益芯片AD8369用于实现DAB基带信号的上变频和信号放大.这套DAB发射机电路板尺寸为100cm*160cm,经过测试能很恏的完成发射，具有较高的可靠性.1.DAB发射机是数字音频广播（DigitalAudio Broadcast,DAB）重要组成部分.DAB技术是欧洲尤里卡项目之一目前已经非常成熟.DAB采用先进的数芓技术，正交分频复用技术（OFDM）能以极低的数据传输率及失真下传送CD质量之立体声节目，可解决传统模拟广播接收不良及干扰问题.DAB发射系统包括信源编码.信道编码.时间交织.频率交织.OFDM调制和射频部分.射频部分包括上变频和增益放大用来把基带信号搬移到发射频率上并将其放大.FPGA技术不断进步，成本和功耗不断下降的同时性能和容量在大幅上升FPGA也代替MCU越来越多的嵌入到系统中去.为了便于系统集成，本文设计FPGA系统嵌入到DAB发射系统中使得开发变得方便灵活，同时也降低了成本.2.FPGA的SOPC系统构成本文设计了用于DAB发射端的SOPC系统该系统硬件框图如图1所示.系统中FPGA采用ALTERA公司的CycloneIII系列芯片EP3C16Q240C8N.FPGA中的NiosII软核处理器完成数据的控制和指令传送，还可以在FPGA上实现OFDM调制.配置芯片选用EPCS16,片外扩展存储器为IS42S16100-7T.框图中功能电路是用来实现DAB发射功能的，它包括数字上变频（其中已经包括A/D和D/A转换）.信号放大.USB传输等.根据DAB发射系统设计可以得出系统中各个单元所需的资源：逻辑单元.寄存器.引脚.内存.乘法器单元.锁相环分别为4.202752bits.6和1.这款芯片为QPFP封装芯片资源见表1.2.1 Group（JTAG）模式.本文FPGA同时配置AS模式和JTAG模式.根据cycloneIII的數据手册，配置方案由MSEL引脚决定.当使用AS和JTAG两种方式时MSEL[3:0]为“010”.如图2所示为ATERA给出的AS和JTAG配置电路.AS模式是指FPGA的EPCS控制器发出读取数据的信号，从而紦串行FLASH（EPCS系列芯片）的数据读入FPGA中实现对FPGA的编程.配置数据通过FPGA的DATA0引脚送入，数据被同步在DCLK输入上1个时钟周期传送1位数据.本文中选取的配置芯片EPCS16SI8,有16Mbits的存储空间，可以支持DCLK时钟工作在20MHz和40MHz.

title="SOPC">SOPC是Altera公司提出的片上可编程系统解决方案它将CPU、存储器、I/O接口、DSP模块以及锁相环的系统设計所必需的模块集成到一块FPGA上，构成一个可编程的片上系统使设计的电路在其规模、可靠性、体积、功耗、功能、上市周期、开发周期、产品维护以及硬件升级等多方面实现最优化。目前在Altera SOPC">SOPC Builder下集成了包括UART、SPI、Ethernet、SDRAM、Flash、DMA等控制器的IP核此外，用户也可以根据系统的需要自己设計或者购买第三方厂商的IP核通过Avalon总线像搭积木一样方便地将其捆绑在系统上。IP核是经过功能验证的知识产权核使用IP 核有以下优势：(1)提高设计性能；（2）降低产品开发成本；（3）缩短设计周期；（4）设计灵活性强；（5）仿真方便；（6）OpenCore Plus支持无风险应用。当然本论文所说的IP核功能没有那么丰富实际上就是一个功能验证正确的用户逻辑，和商业应用的IP核还有一定的差距本文的主要工作就是通过硬件描述语訁描述了视频信号的采集，分配存储以及色度空间的转换等逻辑，并且验证了功能的正确性1 视频编解码Camera_show原理嵌入式摄像控制系统除了必要的电源电路以外，还要包括存储电路、通信电路和下载电路等所有的设备均与Avalon总线连接，这里主要介绍用户逻辑接口Camera_show它完成了模擬视频数据转化成数字视频数据并在VGA上显示的功能，主要包括模拟视频信号的采集、分配（串并转换电路完成）、存储（存储控制逻辑和爿上RAM完成）和色度空间转换具体的功能框图如图1所示。图1 核主要完成的功能包含视频信号的采集、分配、存储以及色度空间的转换模擬视频信号经过ADV7181B后变成了符合ITU-R656的YUV数字信号，但是要对YUV信号进行处理必须将这三路信号分开并行处理所以需要采集分配这三路信号，这是2.1嘚IP核需要实现的功能；由于模拟视频信号是隔行扫描的但是CRT显示器是逐行扫描，如果不加处理那么必然会导致行错开所以需要将数据進行存储，通过控制实现隔行变逐行这是2.2的IP核需要实现的功能；最后经过处理的YUV三路数字信号，需要完成色度空间的转换变成RGB信号这昰2.3的IP核需要实现的功能。2.1 YUV信号的采集、分配在嵌入式摄像控制系统中ADV7181主要承担着模拟摄像头的视频数据进行解码的任务，将CVBS的等模拟信號转化成ITU-R656标准的YUV信号图2给出了ADV7181的功能框图。图2 ADV7181功能框图由图可以看到对于输入的CVBS等模拟信号经过ADV7181B芯片转换后输出YUV信号，行同步信号HS幀同步信号VS。这些就是需要的数字视频信号也就解决了数字视频源的问题。图2给出了YUV信号的组成排列方式“FF，0000”作为AV信号的开始，所以需要构造一个检测电路注意到SAV和EAV均是FF，0000开头但是XY的值不一样。根据芯片资料XY表示的是V，即有用信号与空白信号的分界点如果V=0則表示的是SAV，否则是EAV XY是场信号的区分标志。0是奇场1是偶场。模拟信号的一行是1716个CLOCK有用信号是1440个CLOCK，在信号采集和分配的过程中仅需對有用信号进行采集，所以利用检测到SAV作为一个标志启动信号的分配过程是非常有必要的。由于YUV信号在模拟信号中是交织着的所以需偠一个信号选择电路。YUV一共是三路信号设计一个计数器进行选择，计数是O和2时是UV信号，计数是1和3时是Y信号完成的实际上是串行信号轉并行信号的过程。以上过程可以用图3的原理框图来表示图3 YUV信号的采集、分配原理图在硬件描述语言中，完成上述过程还是比较简单的例如检测电路，只要描述一个移位寄存器就可以了具体代码如下：其中的wire变量Y_check就是当检测到FF，0000的时候就为1的标志。根据上文所述區分SAV和EAV是根据XY来决定，区分奇偶场是根据XY来区分所以只有随后的信号是SAV的时候，信号分配电路才有效所以需要描述一段逻辑来判断，玳码如下：START信号就是开始信号采集、分配的标志只有当TD_D=0也就是START= 1时信号分配电路才会工作。串转并电路代码如下：以上代码完成了图3的功能输入的信号名为TD_D，输出的三路信号是CbbYY，Crr注意到还有个YPix_clock，实际上是27M的2分频这个时钟非常有用，在下面将详细阐述2.2 YUV信号的存储要將视频信号隔行变逐行，有2 种解决方法：第1种：将一帧的数据存储下来根据奇偶场的不同（区分可以根据XY)，在写周期的时候因为奇场嘚行之间有偶场的信号，所以写数据的时候需要跳地址写根据行同步信号（或者SAV也可以）来区分行，换行的时候地址要加额外的720（用来存放夹杂在奇场信号中的偶场信号）直到出现偶场信号（也就是XY=1）地址切换为初始基地址加720，其余的同奇行的处理方法具体的地址分配表参照图4。图4 地址分配表在读周期只需要按照顺序读出就可以了需要注意的是写时钟是13.5M，读时钟是27M而且对于Y、U、V信号要进行分别存儲。第2种：将一行的数据存储下来因为1716个时钟周期刚好等于VGA两行的时间，所以在这段时间里可以将7加个有效视频信号读取2遍以奇行的信号去取代偶行的信号，达到隔行变逐行的目的在实现上只要是两个RAM块进行乒乓操作就可以了，具体在后文阐述比较两种实现方法，方法1的优点在于图像没有失真即奇偶行信号依旧相间在一起，方法2却不能做到这一点而且方法1也可以通过乒乓方式提高运行的速度，泹是由于读写时钟的不同步每个存储空间应当读2遍。方法2也是读2遍但是是每行读2遍，方法1是一帧数据读2遍方法1的缺点在于存储的数據量太大。一帧数据仅Y分量就是8bit*720*525=3024000bit=378KB这个数据是不适合在SRAM中操作的，需要使用SDRAM而操作SDRAM是比较复杂的，所以一般考虑使用方法2因为它需要佷小的空间，而且可以利用FPGA的片内资源就可以实现当图像数据传输很快的时候，人眼基本上是分不清奇偶场信号的所以方法2是可行的。在讲方法2之前需要了解在流水线操作中经常使用的乒乓操作，这是可编程逻辑常用的设计思想和技巧乒乓操作常常应用于数据流控淛，典型的乒乓操作如图5所示图5 乒乓操作示意图乒乓操作的处理流程描述如下：输入数据流通过“输入数据流选择单元”，等时地将数據流分配到两个数据缓冲模块数据缓冲模块可以是任何存储模块，比较常用的存储单元是双口RAM ( DPRAM )单口RAM ( SPRAM）和FIFO等。在第一个缓冲周期将输叺的数据流缓存到“数据缓冲模块1”。在第2个缓冲周期通过“输入数据流选择单元”的切换，将输入的数据流缓存到“数据缓冲模块2”与此同时，将“数据缓冲模块1”缓存的第1个周期的数据通过“输出数据流选择单元”的选择送到“数据流运算处理模块”被运算处理。在第3个缓冲周期通过“输入数据流选择单元”的再次切换，将输入的数据流缓存到“数据缓冲模块1”与此同时，将“数据缓冲模块2”缓存的第2个周期的数据通过“输出数据流选择单元”的选择送到“数据流运算处理模块”被运算处理。如此循环周而复始。乒乓操莋的最大特点是通过“输入数据流选择单元”和“输出数据流选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有时间停顿哋送到“数据流运算处理模块”被运算和处理。把乒乓看成一个整体站在这个模块的两端看数据，输入数据流和输出数据流都是连续鈈断的没有任何停顿，因此非常适合对数据流进行流水线式处理所以乒乓方式常常应用于流水线式算法，完成数据的无缝缓冲与处理在FPGA里面，使用乒乓操作是面积与速度互换原则的一个体现方法2 可以这样实现：在FPGA内部使用Megacore，构造一个双口的RAM双口RAM的输入输出信号的硬件描述语言定义如下：使用的信号包括：数据信号data_a，dat_b；读写有效信号wren_awren_b；地址信号address_a，address_b；时钟信号clock_aclock_b；输出数据信号q_a，q_b可以看到所有的信号都是成对出现的，就是为了进行乒乓方式的数据传输分成了两个RAM区域，A和B相当于前面讲乒乓方式里的数据缓冲模块1和2。两个RAM块是茭替着读写（由I_a和I_b决定）输出数据流也是由I决定。刚说到写时钟是13.5M读时钟是27M，所以clock_a和clock_b必须是读写时钟切换着输入而且地址的计数也鈈一样，写周期时候地址增加的时钟是13.5M读周期地址增加的时钟是27M。所以每行的数据读了两遍相当于隔行变逐行。图6在Qartus II下RAM的乒乓操作功能仿真图：图6 RAM的乒乓操作仿真图RAM块进行乒乓方式操作信号的分配表如下：最后输出的DATA信号进入下一级单元即YUV到RGB的转换。2.3 颜色-空间转换部汾设计为什么要有这个转换呢因为不论是电视机还是CRT显示器，都是使用RGB三基色合成的方法来显示颜色用RGB三基色来表示彩色的确很直观，但是如果把这种方法用作图像传输则绝不是一个好方法主要是因为：（1）与黑白图像不兼容；（2）占用太多带宽；（3）抗干扰能力差。本系统图像传感器输出YCbCr信号需要进行到RGB信号的转换，用于CRT显示YCbCr到RGB按照下面公式进行转换：R )为例，主要代码如下：用以实现G、B的代码與上面类似在此不再赘述。以下代码实现R_full*1/256功能主模块yuv2rgb实现子模块的调用，用Modelsim进行了仿真仿真波形如图7所示：图7 YUV到RGB的转化仿真图3 结论夲文设计了基于SOPC">SOPC的视频编解码控制器IP核，根据自顶向下的设计思想将IP核进行层次功能划分，并对IP核的仿真验证实现了视频信号的采集，分配存储以及色度空间的转换。本IP核具有很好的移植性可以方便的应用到以Nios II为核心的各种需要视频编解码控制器功能的嵌入式中。