跪求大神发个网址把这个电路图写成能用的Verilog HDL程序

设计一个具有异步清零功能的同步计数器要求计数器从1,2/.html

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}

//在接收rxclk下每个时候域接收rxd数据,寄存一级

//在接收rxclk下每个时候域接收rxd数据,寄存二级即打两拍

//寄存三级,即打三拍

//寄存8级即打8拍,

//3bit的原因在于需要选择的数据为0~7,只需3bit

//否则选择将下一个状态l_ns赋给当前态l_cs

//下面的状态机用于寻找序列"0111111"

//如果找到当前的要寻找的输入数则跳入到下一个状态,否则跳到s0态开始新一轮的寻找,

//通过这种方法寻找到所需要的序列“”

//该部分逻辑为组合逻辑当找到所需要找的序列“”时,输出SE_ind为1否则为0;

//该信號相当于一个指示信号。是否找到所需的序列


}

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