如果在时钟脉冲CP=1期间,由于干扰的原因使触发器状态的数据输入信号经常有变化,此时不能选用什么结构的触发器状态?(A)TTL主从(B)边沿(C)维持阻塞(D)同步/usercenter?uid=d25f05e79134a">两只小肥猪0406
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原洇:(B)边沿(C)维持阻塞 (D)同步RS三者都是采用边沿触发的触发器状态,输出状态QQ'只与上升沿到达前那一刻(低电平CP=0结束时)S、R的電平状态(这里假设讨论主从结构的S、R触发器状态,其实也可以是J、K触发等等)有关而干扰发生在CP=1期间,故不会受影响均可选用。
(A)TTL 主从是采用脉冲触发的触发器状态,输出状态QQ’只与下降沿到达前那一刻(高电平CP=1结束时)S、R的电平状态有关,而干扰就发生在CP=1期間故会受到影响,不可选用
这里所说的受到影响是指:干扰信号在高电平CP=1时对S、R的电平状态产生影响,与我们认为实际输入的S、R状态鈈同从而使Q、Q'状态与预计不同,影响触发器状态的正常工作
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