HDL 开发的流程和工具 IC设计流程 典型芯片开发步骤
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HDL 开发的流程和工具 IC设计流程 典型芯片开发步骤
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HDL相关工具简介HDL即Hardware Description Language，硬件描述语言，主要用来描术电子电路的结构、行为、功能和接口。采用HDL语言描述电路与传统的利用原理图设计电路有很大的不同，主要特点如下：采用自顶向下的设计方式采用语言描述硬件多种输入方式存档、交流方便便于集体协作便于早期规划电脑辅助完成部分工作电路验证更完善HDL
语言有多种，现最流行的是VHDL和Verilog
HDL，并且各有其特点。一般认为VHDL语法类似于Ada语言，语法繁锁，关键字较长，学习较困难，对电路的行为描述能力较强，但对开关级电路描述能力
不强；Verilog则类似于C语言，语法简洁，入门较易，对底层电路描述能力较强，但行为描述能力较VHDL弱。但VHDL和Verilog的市场占有
率相当，且各EDA工具一般都支持两种语言，所以很难断言哪种语言将更有前途。目前两种语言都在发展当中。最近用C语言描述硬件电路也已加大了研究力度。用HDL语言开发电路一般分为几个阶段：HDL语言输入、逻辑综合、仿真、布线,适配。这是FPGA/CPLD开发中所用到的步骤，如果是集成电路开发，则不需适配，在布局、仿真完成后即可到制程厂生产。
较常用的输入方式是文本输入方式。一般的HDL仿真、综合软件或FPGA/CPLD厂家提供的集成开发环境都包含语
法敏感的输入工具，不需要另外寻找。但也有例外，例如Synopsys 的FPGA
Express就不带编辑器，给使用带来些许不变。Modelsim所带的编辑器不是很好用，且字体对齐有些问题。其余如Xilinx、Altera、
Synplicity提供的开发工具中的编辑器都不错。如果你感到不满意，可寻找其它的编辑器，例如专业的Turbo
Writer，使用相当方便。被众多程序员喜爱的UltraEdit在加上语法模板之后非常好用，打开文件快速，占用资源少，各项功能使用都相当方便。另
一个较流行的方式是状态图输入方式。它可以让设计者采用类似于画流程图的方式，设定好各种状态转换条件后，依靠专用软件自动生成HDL源程序，简化了输入
过程。这类软件有Visual Software Solutions, Inc的StateCAD、Mentor Graphics的HDL
Designer Series等。电路图式输入方式也经常用到，这多是在利用现成的元件构成电路时使用。例如一个设计中主要是采用HDL语言作
设计，而某个模块有现成的电路，一种方法是采用HDL语言将电路按连线关系重新描述一遍，另一种是使用软件将该电路自动转换成HDL源文件，例如
Xilinx的ISE 3.3中就是采用此方式。
综合综合的作用是将用语言表示的HDL源程序转换成相应的电路。综合软件的优劣直接决定了电路功能的实现方
法、电路所占资源的多少电路的各项性能是否符合要求等。虽然这一切跟HDL程序设计的优劣息息相关，但同样的设计经过不同的软件综合后可能有不同的结果，
所以好的综合软件能带来事半功倍的效果。目前各种综合软件琳琅满目，但被大多数设计工程师认可、占有一定份额的主要是由前几大EDA公司所开发
的，例如Cadence、Synopsys、Synplicity、Mentor、Avanti等。Cadence公司的软件主要是应用于IC设计方面，
且大多工作在工作站上，所以一般业余条件下很难接触到。Synopsys的综合软件比较多，如FPGA Express、FPGA
Compiler、Design Compiler等。FPGA
Express由于原来为Xilinx和Altera做OEM版，开发过FPGA的工程师应该比较熟悉。它使用较为简单，可根据面积或速度进行优化，对
FPGA/CPLD的芯片支持较多。但给我的印象不是很好，主要有三点：一是不自带编辑器。在新建工程后只能先添加现有文件然后才能进行编辑，且编辑器很
差，不对语法敏感。二是电路图查看效果很差。如果电路较小，只有几十个门时还比较直观，但当门数增加后简直是***，不堪入目。不管多大的电路，它都不分
页，让你一览无遗，结果是什么也看不懂，且电路载入的速度相当慢。电路图由于对设计工程师来说较为直观，所以经常用到该功能。特别是对于初学者，
刚接触HDL时没有清晰的概念，更要多查看综合后的原理图，以使自己对HDL语言本身有较直观的理解，也对综合器的各项特性有个大致认识。第三是它对电路
的优化效果不好，较占FPGA资源。（我是用FPGA Express 3.5和Synplify Pro 6.24比较后得出的。）Synplicity
公司（现是Cadence子公司）的HDL综合软件有Synplfy(Pro)、Amplify、Certify和Synplify
Asic。Synplify Pro的最新版是7.02，界面简洁、使用方便、功能强大，让人觉得无可挑剔。FPGA
Express的三个缺点都是它的优点。它所带的编辑器自动对HDL语法加亮显示；电路图查看功能非常好用，具有自动分页功能，每页所显示的电路图大概就
是A4或A3纸所能容下的。并且能够将电路图以门级方式显示，还能显示关键路径，并能对HDL代码交叉定位。即在原理图中双击某个器件，就会跳到产生该器
件的代码段；选中代码后也可使电路图中相应部分突出显示。另外Synplify Pro也能够显示状态图。Synplify
Pro的各项优化设置不是很多，主要有速度、时钟、延时等几方面，简单却功能强大。Synplify
Pro也能调用相应FPGA公司的布线软件，例如Xilinx等。我个人较喜欢。Synplify是Synplify Pro的功能简化版。如果你为了节省成本，可以使用它试试。Amplify 可对FPGA进行物理综合与优化，应该性能比Synplify Pro更好。只是由于我使用的是Xilinx ISE 3.3，它只支持Synplify Pro，所以懒得在别的软件中综合后再调入ISE，一直让Amplify静静的躺在硬盘上的某个角落中，没有实际使用过。Certify是比Amplify功能更强大的综合器，它能将一个大的设计分配至多颗FPGA中！如果你碰到这么大的设计，那它是你最好的选择。另外，在Certify中你可以加入自己的IP！Synplify Asic是针对IC设计的,由于它只附带一个例子库，所以我只运行了一下一睹芳容，而没有进行更深入的研究。上面四套Synplicity公司的软件其使用界面都极相似，为使用者带来了极大的方便。Exemplar
公司（现是Mentor
Graphics子公司）的LeonardoSpectrum也是一款非常优秀的综合器。同时它也是PC机上为数不多的支持ASIC开发的综合器之一。它
支持众多的FPGA/CPLD器件，各项设置约束功能强大，具备RTL级和门级电路查看功能并以彩色显示，具备智能分页显示功能，支持多种输出网表格式，
同时它也能调用其它FPGA厂家的布线器。LeonardoSpectrum的设置方式分两种：快速设置和高级设置。在快速设置时，你只要选好FPGA器
件型号、封装、速度等和设计的时钟速度，就可以进行综合了。在高级设置方式时，则各相关选项名目烦多，你可以设置编码方式、时钟频率、时钟周期与延迟、综
合结果内容、网表输出格式等。而且可以对整个设计的各部分分别设置。总的来说该软件给人的感觉是非常不错，只有一个小缺点：你的显示器最好能上到
以上。除专业EDA软件公司外，一些FPGA公司也开发了自己的HDL综合器，例如Xilinx的ISE3.3中默认的综合器就
是它自己开发的XST。由于它是后台运行，且不能查看生成后的电路图，所以不好作评价。不过它对电路综合后所占用FPGA的资源好像比FPGA
Express要少！另外Altera公司在它的Maxplus中也是用的自己的综合器。另外有部分人使用的可能是Workview Office或ispDesign Expert。不过这两套软件我都没有接触到。被EDA界较熟悉的ORCAD中也能使用VHDL，不过它是内嵌了Exemplar 。
HDL仿真分为前仿真、后仿真，或语法仿真、门级仿真、时序仿真。前仿真指的是电路未经布线之前的仿真，后仿真则是
在经过布线之后的仿真。语法仿真是根据HDL语法所做的仿真，此时的仿真完全基于HDL描述，部分HDL语句只能用于仿真时查错，而不能综合成电路，例如
文件的输入与输出；门级仿真指的是在综合之后的仿真；时序仿真则是指将连线、负载产生的延时也计算进来。一般的仿真工具都支持上述各种仿真，但
Maxplus则不支持专门的仿真语句。HDL仿真软件则数目上更多，例如VCS、VSS、NC-Verilog、NC-VHDL、
Verilog-XL、Modelsim、Vsimsa等。其中许多软件我是只闻其名、不见其身。对于开发FPGA来说，一般是使用FPGA厂家所提供的
集成开发环境，例如Xilinx公司的Foundation、ISE、Alliance、Webpack，Altera公司的Maxplus、
Quartus等。其中部分软件使用的是它们自己所开发的仿真器，例如Maxplus，而另一些则是嵌入专业EDA软件公司的OEM版软件，例如
ISE3.3、Webpack使用的是Modelsim XE(Xilinx
Edition)，Foundation使用的是Active-HDL。不过我还是喜欢ModelSim。一般认为ModelSim入门较难，那是因为在
Modelsim中没有波形输入工具，只能通过命令输入激励信号（其实在其菜单中也有）对初学者来说很不直观。不过，在ISE3.3中可以使用HDL
Bencher输入波形，直接产生testbench，省去了很多麻烦。Modelsim的运行速度较快，而且其结果比较可靠，调错也相当方便。本站所有的麻烦。Modelsim的运行速度较快，而且其结果比较可靠，调错也相当方便。本站所有的电路仿真都是在ModelSim中完成。仿
真中必不可少的一步是给被测电路的输入信号给予激励。一种方法是直接给波形，但很多波形编辑器都不是很好用，我觉得Maxplus是其中的佼佼者，只要点
一点鼠标就可以完成。另一种是写测试台，即Testbench，但该方法也比较麻烦，特别是在加不规则波形时。Xilinx
ISE附带了一套自动产生Testbench的程序HdlBencher，在该程序中它可以自动将设计中的输入、输出找出来，你可以以图形化的方式编辑好
输入波形和所预期的结果，然后调入仿真器中进行仿真。对于初学者真的很好用！另外还有一种方法，就是在仿真软件中用命令方式加输入波形，例如
Modelsim，不过初学者通常对其不感兴趣，这就是网上许多人说Modelsim不容易入门的原因。除软件仿真外，要做的最后一步就是硬件仿
真。通常有两种做法：一种是先设计好电路板，在电路板上测试结果；另一种是利用通用的FPGA开发板。前一种方式风险较大，且较费时，每有一个新的设计都
要重新花费精力设计电路板，且当设计结果在FPGA的容量之外时就更麻烦了。所以一般是利用第二种方法，用FPGA板搭同一个简单的电路测试环境，等所有
的功能测试完毕后再做应用板。采用何种FPGA开发板通常取决于你的需求：一是成本考虑，二是从FPGA厂家教虑，三是从设计环境考虑。第二点主要是要考虑你所最了解的FPGA的特点、开发过程等，第三点是要考虑是否有特殊要求，你如不允许有配置电路、需要较大的内部SRAM、是否需要内嵌CPU等。一般在选择开发板的门数时要尽量选大的。
1.&首先是使用HDL语言进行电路描述，写出可综合的代码。然后用仿真工具作前仿
真，对理想状况下的功能进行验证。这一步可以使用Vhdl或Verilog作为工作语言，EDA工具方面就我所知可以用Synopsys的
VSS（for&Vhdl）、VCS（for&Verilog）Cadence的工具也就是著名的Verilog-XL和NC&Verilog2.
前仿真通过以后，可以把代码拿去综合，把语言描述转化成电路网表，并进行逻辑和时序电路的优化。在这一步通过综合器可以引入门延时，关键要看使用了什么工
艺的库这一步的输出文件可以有多种格式，常用的有EDIF格式。综合工具Synopsys的Design&Compiler，Cadence的Ambit3.
综合后的输出文件，可以拿去做layout，将电路fit到可编程的片子里或者布到硅片上，这要看你是做单元库的还是全定制的。全定制的话，专门有版图工
程师帮你画版图，Cadence的工具是layout&editor。单元库的话，下面一步就是自动布局布
线,auto&place&&&route，简称apr。cadence的工具是Silicon&Ensembler,Avanti的是
Apollo。layout出来以后就要进行extract,只知道用Avanti的Star_rcxt,然后做后仿真。
如果后仿真不通过的话，只能iteration，就是回过头去改。4.接下
来就是做DRC,ERC,LVS了,如果没有什么问题的话，就tape&out&GDSII格式的文件送制版厂做掩膜板，制作完毕上流水线流片，然后就看
是不是work了。做DRC,ERC,LVS，Avanti的是Hercules,Venus,其它公司的你们补充好了btw:后仿真之前的输出文件忘记
说了，应该是带有完整的延时信息的设计文件如：*.VHO,*.sdf。
一个典型的芯片的开发步骤应该有：1、idea的提出和细化2、算法实现和验证3、系统软硬件的划分和验证4、系统原型和测试原型开发5、rtl/circuit开发和验证6、gate&level&design和layout&level&design的开发和验证7、物理版图设计和全芯片的版图组装（assemble）时序、功耗验证8、寄生参数提取，全芯片仿真和功能验证，版图的物理验证9、sign-off
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当前位置：&>>&&>>&&>>&采用结构化ASIC设计方法来构建复杂的ASIC(一)
将设计移植到结构化可让你利用与原始FPGA原型设计相似的架构，这样无需ASIC设计经验以及昂贵的开发工具便能构建复杂的ASIC。 在过去很长的一段时间里，大部分OEM系统设计工程师利用FPGA为系统级原型和验证实现定制数字逻辑。由于用FPGA无法达到预期的生产成本目标，所以设计工程师在量产的时候纷纷转而使用ASIC以为降低成本。直到近期，ASIC设计还仅限于基于单元的ASIC解决方案。最近，新型的结构化ASIC的问世使人们在基于单元的ASIC之外又多了一种选择。结构化ASIC具有与基于单元的ASIC几乎媲美的密度、速度、功耗，以及更低的NRE费用、更短的开发周期，并具有良好的兼容性和低成本设计工具，这些都让结构化ASIC在性能要求不特别高的应用中成为理所当然的选择。因此，结构化产品将在今后的ASIC市场上扮演越来越重要的角色。结构化ASIC架构基于一些预设好的功能块(逻辑功能、定时脉冲、和I/O)，这些功能块以结构化的方式被嵌入基本阵列中。ASIC的核心区域主要由实现逻辑功能的宏功能块组成，同时还有一些固定数量的存储器功能块。存储器功能块有时集成在宏功能块里，并分布在整个阵列中，有时它们也会作为更大功能块被嵌入阵列的核心。核心区域里也会包括专用的嵌入式功能块，例如定时脉冲发生器，这些功能块被用来优化性能并执行个别设计(由结构化阵列实现的)的频率合成操作。如今，大多数结构化架构都很灵活，完全可以嵌入更多更复杂的IP功能块，比如核心等。 结构化ASIC与门阵列 尽管结构化ASIC具有预扩散特性，但它和以前的门阵列器件仍有许多不同之处。门阵列器件利用预扩散控制生产周期，而结构化ASIC则关注设计周期和减少从设计概念到备齐物料的时间。这就是为什么ASIC产品往往包含内置测试电路和预设计的栅格的原因。这也许不会在生产周期上省很多时间，但在硅结构进行这些预设计，逻辑设计师们却省下很多时间，也不必为复杂的测试和信号完整性验证而购买专用工具了。结构化ASIC通过这种“生成即保证正确(correct-by-construction)”的方法直接控制设计周期和生产周期，这是超越门阵列产品的一个重大进步。图1a以AMI 公司的XpressArray为例，描述了结构化ASIC的架构。在这个架构中，定时脉冲发生器DLL和PLL函数已经过预设计，并被嵌在I/O环(I/O ring)旁边的阵列。焊盘环(pad ring)里8个I/O组的每一组都经过预设计，以适应几个电压中的其中一个。这种灵活的焊盘环架构令I/O组中每个I/O缓冲都能被编程成任何一个可用的I/O标准。
图1a。其次，另一个重要方面是在器件中预设计并嵌入了可测试性设计(DFT)功能。此外，目前结构化阵列中的DFT功能和工业标准的CAD工具是兼容的。与基于单元的ASIC相比，这个特性能减少开发时间和前期的NRE投入。Xpressarray灵活地预设计了DFT功能，并在宏单元中包含DFT扫描(scan multiplexer)。同时，针对每个特定设计的需要，布线工具可以布好复用器和触发器之间的走线。这种特性优化了设计流程并可适应多时域设计，而不必为没有用到的触发器消耗功率。还有一个特性就是物理设计的关键性能(如时钟分配和电源总线)常常都是预设计的。在这一方面，基于单元的ASIC设计需要耗费很多宝贵的工程时间、费用和开发进程。举个例子，设计工程师可通过架构的固定布局对结构化ASIC的底层规划进行预设计，但可能要用数周到数月时间进行基于单元的ASIC设计的底层规划，从底层规划和静态时序分析都需要反复修改。 宏阵列 在结构化ASIC的核心部分是一个“宏阵列(sea-of-macros)”架构，它为每一个特定设计实现定制逻辑。图1b详细给出了XpressArray里单个宏的配置，这个配置被复制用于并遍布整个宏阵列架构。一个宏，或者一组宏，可以被用来在整个结构化ASIC中实现逻辑功能。图1c说明了如何定义宏功能，以及通过金属化层实现OEM定制设计。
图1c。在这种架构核心里，嵌入式存储器功能块有效。这些存储器功能块可以作为宏功能块设计的一部分，分布在整个核心里，同时它们也可以作为一个独立功能块嵌入核心架构中。在图1a和1b中，存储器都已经过预设计，并在阵列核心中与宏集成。每个宏都有8b的存储器，通过将多个宏组合在一起，可构成一个512b的存储器功能块。每一个存储器功能块在设计过程中可被设置成1×512b、2×、4×128b、8×64b和16×32b。有了功能库，预设计的存储器库可实现从系统RTL定义到ASIC的自动化通道。当结构化ASIC和基于单元的ASIC两者中进行选择，要权衡很多因素，其中关键是要考虑工程时间所需要的投资、CAD工具、NRE费用还有时间表。图2分别是选择FPGA、结构化ASIC和基于单元的ASIC开发定制逻辑的典型时间表。尽管这些时间表在业内广为大家熟知，但是它却并不能反映OEM系统设计工程师们在选择最佳解决方案时对整体开发进度时间的考虑。
图2。OEM系统设计工程师们往往为他们的定制逻辑需求选择FPGA开发原型。因此，OEM开发小组首先考虑的是FPGA架构和另外两种ASIC架构的兼容性，然后才会把FPGA转化为结构化或者基于单元的ASIC中之一。大多数的情况下，设计工程师们发现结构化ASIC架构和原始的FPGA设计最为兼容，这种兼容性令FPGA设计转为结构化ASIC时转换更为直接，这让他们的ASIC解决方案设计过程更快、风险更低、投入更少。由于这种架构和原始的FPGA设计相似，OEM系统设计工程师可通过利用为FPGA开发的RTL代码，将设计移植到结构化ASIC。Synplify Pro等工业标准工具可被用来为FPGA解决方案设计开发RTL代码。因此，工程师可利用Synplify ASIC等工具重新定义FPGA RTL代码以用于结构化ASIC。XpressArray让这个过程更为直接，因为它支持直接替代硬件的功能。从FPGA到结构化ASIC的无缝移植可以将一个典型设计开发周期缩短四周。 作者：John Gallagher，email: ，David Locke，Synplicity公司
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当我们拿到一块MCS-51系列单片机芯片时，看到这么多的引脚，他们都有干什么用的？80的引脚图：MCS-51是标准的40引脚双列直插式集成电路芯片，引脚分布请参照----单片机引脚图：l P0.0~P0.7 P0口8位双向口线（在引脚的39~32号端子）。l P1.0~P1....[][][][][][][][][][]
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