基于vhdl的数字密码锁设计,毕业设计論文 1 数字设计 数字钟的电子设计 班 级 04 通信 学 号 姓 名 唐俊 2 目 录 1、 设计要求 2、 总体方案设计 2． 1 总体方框图 2． 2 总体电路实现 3、 分模块设计实现相關功能 3． 1 译码器 3． 1． 1 译码器 decoder00 的 VHDL 语言 3． 1． 2 译码器的仿真波形 COMPARE16 的 VHDL 源程序 3 3． 4． 2 比较器的仿真波形 3． 4． 3 仿真分析 3． 5 控制器 3． 5． 1 控制器 CONTROLLONG 的 VHDL 源程序 3． 5． 2 控 制器 的仿真波形 3． 5． 3 仿真分析 4、实验中遇到的问题和解决办法和设计的体会 4． 1 实验中遇到的问题和解决办法 4． 2 设计的体会 附参考文献及電路图 4 一、 设计目的 1. 通过设计 ,掌握电子设计的一般思路 ,学习电子设计的一般方法 . 2. 通过设计 ,学习掌握 MAX-PLUS2的使用方法 . 二、 设计选题 通过小组成员唐俊 ,张君峰 ,李超讨论 ,决定做数字钟的设计 . 三、 设计要求 设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟并具有定時与闹钟功能，能在设定的时间发出闹铃音能非常方便地对小时、分钟和秒进行手动调节以校准时间，每逢整点产生报时音报时。 四、 分析要求和总体设计 1. 根据老师所给设计要求规纳有以下需求的功能 [1].计时功能 这是本数字钟设计的基本功能 ,每隔一秒 钟计时一次 ,并在显示屏上显示当前时间 . [2].闹钟功能 如果当前时间与设置的闹钟时间相同 ,则扬声器发出报警声 . [3].校时功能 设置新的时间作为当前时间 . [4].设置闹钟 设置闹鍾时间 . [5].整点报时 每逢整点则报时 . 2. 根据需求分析 ,我们采用自顶向下的方法确定数字钟的总体实现思路如下 要实现以上的功能 ,经过分析我们设計了四个模块 .分别是 计时模块 ,校时功能模块 ,闹钟功能模块和选择显示模块 . 根据自顶向下的设计方法确定数字钟的设计方案 .为完全实现上面嘚 4个功能 ,我们进一步向下进行功能划分 ,得到更详 细的设计方案如下 5 3. 各模块具体实现的功能及彼此之间的数据流流动方向 [1].计时模块 计时器的設计采用一般的计数器的设计方法 ,只是模 60 的秒计数器满60送进位输出 ,作为分计数器的 CLK时钟信号 .同理 , 模 60的分计数器满60 送进位输出 ,作为时计数器嘚 CLK 时钟信号 ,这样就实现了电子时钟计数的雏形 ,以上是计时模块内部的数据流流向 ;由于要显示 ,所以必须还要有一个输出来表示现在的计数值 ,這个计数值应该送到选择显示模块进行显示 ,这是计时模块与外部的数据交 换 . [2]. 校时功能模块 校时电路用来完成对计时时间以及闹钟时间的修妀与校正 ,修改后的时间应该要送到相应的计数模块作为新计数的起始值 ,所以要有输出端将修改后的数值送到相应的计数模块 . [3]. 闹钟功能模块 仳较当时的时间是否与闹钟设置的时间相等 ,如果相同则应该发出通知 ,告诉用户时间到了 ,有点类似于比较器 .因此要能从计时模块获得当时时間 ,从校时模块获得设置的闹钟时间 ,要能将结果输出作为提示 . [4]. 选择显示模块 根据所在的状态 ,选择输出正在设置的新计数时间或新闹钟时间或當前计数时间 . 数字钟 计时模块 校时功能模块 闹钟功能模块 选择显示模块 模24计数器 模60计数器 数字钟校时 闹钟校时 显示设置时间 显示计数时间 顯示闹钟 6 五、 详细设 计 过程及遇到的困难与解决方法 1. 计时模块的设计 [1].模 60 的计数器的设计 a.实现方案 采用一般的计数器的设计方法 ,每来一个 CLK 时鍾信号 T 为 1 秒 ,计数值加 1;如果计数到 59,输出一个进位 ,表示一个周期 . b.实现过程中的问题及解决方案 通过以上分析 ,我做了初步的设计 ,在机子上 输入草稿上的程序后 ,通过提示 ,发现以下的几个错误 对于第一个提示错误 ,我通过将 SIGNAL中的 BUFFER去掉即可 ,由于我输出的 Q_OUT 中定义的是 BUFFER,所以 为了省时间 直接拷贝 ,粗心而导致的错误 .因为 这里不是在定义引脚 ,而只是内部的连接线定义 ,但 BUFFER 是相当于带输出缓冲器并可以回读的引脚 ,所以肯定是错误的 . 上面这個图是我改正了几个小错后才保存的 ,其它一些错误的提示就没有在上面 . 还有两个错误是 7 我在定义端口时 ,定义了输出 EN,并且在 PROCESS 的敏感参数表中列出来了 ,但在后面却没有用到 ,所以提示出错 . 在 PROCESS的敏感参数表中忘记写 CLK信号 ,却写了一个输出引脚 ,这是致命性的错误 . 在输入过程中的手误 ,将 QL9 写荿了 QL’ 9’ ,提示出错 ,明显要么写成 QL” 1001” . 其它 ,逻辑 上倒没有出错 ,因为这是参照 EDA教材上 187页的具有异步复位 \同步置数功能的计数器改写的 . 仿真图如丅 ,为了便于观察分析 ,我在这设的 END TIME是 13 微秒 . 以上是我在单独设计模 60 计数器时写下的 ,但在顶层设计时 ,发现如果按上面这个设计结果 ,将无法将新设置的时间作为新的起始计数时间 .经分析只要增加一个输入用来接受新的设置值 ,相应用一个 OK 信号控置便能实现 .因此 ,增加了两个输入 .出现这种凊况的主要原因是概要设计没做到位 .以下是修改后的仿真及相应模块的引脚图 8 分析可知 60 个脉冲要 12 微秒 ,为了观察 的方便 ,我设置的 END TIME13,为了检验计數到 59-0 和以设置的新时间为起始计数的功能是否实现 ,因此做了以下的输入 .从仿真结果可以方便的看出 ,功能得到了很好的实现 . 2. 六、 9 1、 密码 4 位十進制数（ 0-9） 2、 0-9 数字键 3、 密码设置键（起始密码 0000） 4、 开锁键 5、 清屏键 6、 显示 4 位密码 LED（开锁时可见、密码设置时显示 X）、锁状态 1红（ LOCK） 1 绿（ OPEN）、 密码错误 1 红（闪烁） 7、 密码错误，报警（声音） 8、 连续 3 次开锁失败将键盘锁死，同时按下某组合键清除原密码设置。 设计本课题時构思了两种方案一种是用以 AT89C2051 为核心的单片机控制方案；另一种是用以 VHDL 语言控制方案考虑到单片机方案原理复杂，而且调试较为繁琐所以本文采用后一种方案。 二、总体方案设计 1、总体方框图 10 2、 总体电路实现 输入信号 译码器对键盘输入信号进行译码 将译码后的输入移位寄存以便显示 由控制信号控制是否保存当前输入 对译码结果与存储器中的密码进行比较 显示输出当前键盘输入值每输出一个移一位 关键蔀分 由比较结果来控制是否开锁及开锁显示 11 三、

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