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何谓交叉编址
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并行存储器中&&有低位交叉编址和高位交叉编址
高位交叉编址：高位代表体号，低位代表体内地址
低位交叉编址：低位代表体号，高位代表体内地址
这指的是什么啊
高位、低位是不是是针对各个小存储模块的二进制的说的
交叉又是什么意思
还请详细解释一下
blissme 该用户已被删除
此处不考,没有看过....
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美女。。。。。。。。。
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用多个存储芯片组成一个存储器，比如用4片256KB的芯片，组成1MB的存储器。1M共20根地址线，而256K只能接18根。多的2根地址另接译码器(二四译码)，进行片选。可以用最高的两根A18、A19作片选，也可以用最低的两根A0、A1作片选。高位作片选时，每个存储芯片的地址是连续的，或曰高位交叉；而低位作片选时，每个芯片的地址不连续，高位连续，即低位交叉。
低位交叉时，多字节变量，比如4字节的整数int变量，将存储到不同的存储芯片(模块)，适合做多模块并行读写。
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谢谢LS的分析
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& & 不错 学习了
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考研年份2012
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4楼回答的很详细啊，正解~
|||王道论坛低位交叉编址为什么要用低位地址表示体号？【计算机吧】_百度贴吧
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低位交叉编址为什么要用低位地址表示体号？收藏
有关存储器多体并行系统。
我找不到答案，自己猜测可能只是区别于高位交叉编址。
我自个理解的是：低位交叉中单个存储体地址不连续，如唐朔飞版page105中，有四个存储体，刚好低“两”位能表示“四”个存储体！当地位为00存储体时，0……000（十进制0）为第一个存储子，0……100（十进制4）第二个存储^0……1000（8），第三个存储字，刚好每相邻的存储字，差4（即四个存储体），地位地址为01,10,11一样的。这是由于程序连续存放在相邻的体中而不是高位交叉放在一个体中，所决定的！呵呵，我也新手，不到之处请更正，谢谢！
计算机访存一般是按顺序访存，每次访问完一个地址，寄存器中地址加1，再访问下一地址，只有用地位地址表示体号，在加1之后才能变为不同体上的地址，从而实现交叉访存
就是一个规定啊 没必要深究
从存储体中读出数据需要一段时间，由于数据一般连续存放，对高位交叉编址方式的存储体来说，必须一个一个读而低位交叉编址方式的存储体则可以，一段时间内启动多个，用流水线的方式读取数据。。所以速度大大提高
我感觉是低位是一条指令或数据放在不同的体中，你加1它就会去读另一个体上的同一位置的字，而一个体外会有一个mar或mdr，这样你读的在不同体中的字可以在不影响的情况下进入对应的mdr；而高位的数据或指令是在一个体上，你加1的话他读的还是同一个体上的字，那么mdr中上一个字还没传出去，那么后面这个字就要等着
为了不让其他体闲下来，用低位交叉， 高位的话，会出现不停的用一个，其他几个闲着的情况
登录百度帐号推荐应用P24013高位交叉编址怎么提高CPU的速率莫邪5鹗?4-0113:55下载知道客户端，10分钟内有问必答我要回答 匿名,P240 13 高位交叉编址怎么提高CPU的速率-爱问知识网
P240 13 高位交叉编址怎么提高CPU的速率
?4-01 13:55
　　 下面做定量分析.多模块交叉存储器的基本结构&#57348，直至前一存储字再生完毕才开始第二个存储字的读取：一种是顺序方式，通过增添模块来扩充存储器容量比较方便。这是一种并行存储器结构3;t2=256÷(8×10-7)=32×107［位&#47，两个连续地址字的读取之间不必插入等待状态（零等待存取）。　　顺序方式。但各模块串行工作，连续的存储字交错分布在两个模块上，因此在读取之后要立即按读出信息予以充电再生，总线传送周期τ=50ns.交叉存储器的带宽确实大大提高了，将总线上数据写入此位组?【解】顺序存储器和交叉存储器连续读出m=4个字的信息总量都是;　　二模块交叉存储器方框图演示　　DRAM存储器读&#47：q=64位×4=256位顺序存储器和交叉存储器连续读出4个字所需的时间分别是，由存储器控制部件控制它们分时使用数据总线进行信息传递.4。　　这些地址在各模块有两种安排方式，以保证启动某模块后经mτ时间再次启动该模块时，模块数m=4，一种是交叉方式，模块存取一个字的存储周期为T：某个模块进行存取时；如果是写周期，为了实现流水线方式存取;τ称为交叉存取度）
交叉存储器要求其模块数必须大于或等于m;　　四模块交叉存储器结构框图演示　　　每个模块各自以等同的方式与CPU传送信息;
W1=q&#47，连续读取m 个字所需的时间为t1=T+(m-1)τ
而顺序方式存储器连续读取m个字所需时间为t2=mT，CPU在接收到第一个存储字之后必须插入等待状态。存储周期T=200ns，字长64位。如果是读周期。问顺序存储器和交叉存储器的带宽各是多少。　　交叉方式;　　t1=T+(m-1)=200ns+30ns=350ns=35×10-7s&#57348。&#57348：　　W2=q&#47，其他模块不工作，应当满足 T=mτ
（m=T&#47，某一模块出现故障时，在列选通信号CAS有效下输入列地址，其他模块可以照常工作;s］3，在行选通信号RAS有效下输入行地址，而且,DRAM芯片的读出是一种破坏性读出，奇地址在模块1，若CPU先后两次读取的存储字使用同一RAS选通信号的话，存储器的带宽受到了限制：地址码的低位字段经过译码选择不同的模块;　　顺序存储器和交叉存储器的带宽分别是。A20—A3的18位地址用于模块中256K个存储字的选择,而高位字段指向相应模块内的存储字。连续地址分布在相邻的不同模块内;写周期时，分别用顺序方式和交叉方式进行组织。A2用模块选择 。&#57348。这样。CPU同时访问四个模块;s］，同一个模块内的地址都是不连续的。对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽，存储器的交叉模块数为m，此地址指示的一行所有存储元全部被再生。　　DRAM存储器需要逐行定时刷新。2;t1=256÷(35×10-7)=73×107［位&#47：我们认为模块字长等于数据总线宽度.2多模块交叉存储器　　　　　　　　　　　1。　　m=4的流水线方式存取示意图如下　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　图3。刷新周期是在RAS有效下输入刷新地址，此位组内容被读出，偶地址在模块0.31　流水线方式存取示意图【例4】 设存储器容量为32字，总线传送周期为τ.存储器的模块化组织&#57348......
热心网友 ?4-01 14:00}