Charge detector semiconductor device, system consisting of a charge detector semiconductor device and a reference semiconductor device, wafer, use of a wafer and method of the qualitative measurement of the charge up of a wafer
European Patent Application EP1308997
A charging detector semiconductor component (9) has a non-volatile memory cell i.e. a MOSFET with a transistor gate (TG) (7a) and metal oxide semiconductor capacitor with a capacitor gate (7b) linked to an antenna (1-3) via an effective connection and to the TG via a second effective connection so that charging of the antenna can be stored via a memory cell and recalled according to need.
The structure has a make-up that matches the technology of a complementary metal oxide semiconductor. Independent claims are also included for the following:
(a) A system made up of a charging detector semiconductor component and a reference sem (b) and for a production wafer with a number of charging detector semi (c) and for a method for qualitative and quantitative measurement of plasma-induced charging in a wafer during its processing.
Inventors:
Schroeder, Hans-ulrich (DE)
Application Number:
Publication Date:
05/07/2003
Filing Date:
11/05/2002
Export Citation:
PHILIPS CORP INTELLECTUAL PTY (DE)
KONINKL PHILIPS ELECTRONICS NV (NL)
International Classes:
H01L21/66; H01L21/822; H01L23/544; H01L27/04; (IPC1-7): H01L21/66
European Classes:
H01L23/544T
View Patent Images:
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Domestic Patent References:
Foreign References:
5594328Passive probe employing cluster of charge monitors for determining simultaneous charging characteristics of wafer environment inside IC process equipmentWOA1
Other References:
PATENT ABSTRACTS OF JAPAN Bd. 1999, Nr. 01, 29. Januar -01-29) -& JP 10 284726 A (NIPPON TELEGR & TELEPH CORP ), 23. Oktober -10-23)
1. Ladungsdetektor-Halbleiterbauelement (9) in Form einer auf einem Halbleitermaterial aufgebrachten Struktur, das eine nicht fl·uchtige Speicherzelle aufweist, in Form eines MOS-Feldeffekt-Transistors mit einem Transistor-Gate (7a), und einer MOS-Kapazit·at mit einem Kapazit·ats-Gate (7b), und das gekennzeichnet ist durch eine Antenne (1, 2, 3), die mit dem Kapazit·ats-Gate (7b) mittels einer Wirkverbindung verbunden ist, wobei das Kapazit·ats-Gate (7b) mit dem Transistor-Gate (7a) mittels einer weiteren Wirkverbindung derart verbunden ist, dass eine Aufladung der Antenne (1, 2, 3) ·uber die Speicherzelle speicherbar und bei Bedarf abrufbar ist und wobei die Struktur einen CMOS-Technologie-artigen Aufbau aufweist.
2. Ladungsdetektor-Halbleiterbauelement nach Anspruch 1, gekennzeichnet durch einen ersten Bereich mit dem MOS-Feldeffekt-Transistor und einer eisten Wanne (p-Wanne) und einen zweiten Bereich mit der MOS-Kapazit·at und einer zweiten Wanne (n-Wanne) wobei die erste Wanne und die zweite Wanne mit unterschiedlichen Vorzeichen dotiert sind.
3. Ladungsdetektor-Halbleiterbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Antenne (1, 2, 3), das Kapazit·ats-Gate (7b) und das Transistor-Gate (7a), insbesondere zur Bildung eines Floating Gates (7), leitend verbunden sind, insbesondere galvanisch verbunden sind.
4. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 3, dadurch gekennzeichnet, dass der MOS-Feldeffekt-Transistor ein NMOS-Feldeffekt-Transistor ist.
5. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 4, dadurch gekennzeichnet, dass die MOS-Kapazit·at eine geschichtete Polysilizium/n/Wannen-Kapazit·at ist.
6. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 5, dadurch gekennzeichnet, dass ein Steuer-Gate durch eine Wanne (n-Wanne) oder die Source/Drain-Anschl·usse der Kapazit·at gebildet ist.
7. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 6, dadurch gekennzeichnet, dass das Transistor-Gate (7a) und das Kapazit·ats-Gate (7b) als eine Polysiliziumplatte ausger·uhrt ist.
8. Ladungsdetektor-Halbleiterbauelement nach Anspruch 7, dadurch gekennzeichnet, dass die Fl·ache der Antenne (1, 2, 3) die Fl·ache der Polysiliziumplatte ·ubersteigt.
9. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 8, dadurch gekennzeichnet, dass die Antenne (1) als eine Polysilizium-Schicht ausgef·uhrt ist.
10. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 8, dadurch gekennzeichnet, dass die Antenne (1) aus Metall ausgef·uhrt ist.
11. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 10, dadurch gekennzeichnet, dass die Antenne (1, 2) als eine Kontakt-Antenne (2), insbesondere Via-Antenne (2), ausgef·uhrt ist.
12. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 11, dadurch gekennzeichnet, dass die Antenne (3) als eine MOS-Kapazit·at, insbesondere als eine NMOS-Kapazit·at, ausgef·uhrt ist.
13. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 12, dadurch gekennzeichnet, dass das Halbleiter-Material in einer ersten Ebene angeordnet ist, auf der die nicht-fl·uchtige Speicherzelle in einer zweiten Ebene aufgebracht ist, auf welcher wiederum die Verbindungen, das Transistor-Gate, das Kapazit·ats-Gate sowie die Antenne in einer dritten Ebene aufgebracht ist.
14. Ladungsdetektor-Halbleiterbauelement nach einem der Anspr·uche 1 bis 13, dadurch gekennzeichnet, dass das Transistor-Gate (7a) und das Kapazit·ats-Gate (7b) gemeinsam in einer Polysilizium-Ebene verbunden sind.
15. System aus einem Ladungsdetektor-Halbleiterbauelement (9) und einem Referenz-Halbleiterbauelement, (19) in Form einer auf einem Halbleiter-Material aufgebrachten Struktur, wobei das Ladungsdetektor-Halbleiterbauelement (9) eine nicht-fl·uchtige Detektor-Speicherzelle aufweist, in Form eines ersten MOS-Feldeffekt-Transistors mit einem Detektor-Transistor-Gate (7a), und einer ersten MOS-Kapazit·at mit einem Detektor-Kapazit·ats-Gate (7b), und eine Antenne (1, 2, 3) umfasst, die mit dem Detektor-Kapazit·ats-Gate (7b) mittels einer ersten Wirkverbindung verbunden ist, wobei das Detektor-Kapazit·ats-Gate (7b) mit dem Detektor-Transistor-Gate (7a) mittels einer weiteren ersten Wirkverbindung verbunden ist, und wobei das Referenz-Halbleiterbauelement (19) eine nicht-fl·uchtige Referenz-Speicherzelle aufweist, in Form eines zweiten MOS-Feldeffekt-Transistors mit einem Referenz-Transistor-Gate (27a), und einer zweiten MOS-Kapazit·at mit einem Referenz-Kapazit·ats-Gate (27b), und eine Masseleitung (30, 31) umfasst, die mit dem Referenz-Kapazit·ats-Gate (27b) mittels einer zweiten Wirkverbindung verbunden ist, wobei das Referenz-Kapazit·ats-Gate (27b) mit dem Referenz-Transistor-Gate (27a) mittels einer weiteren zweiten Wirkverbindung verbunden ist, und wobei die Struktur einen CMOS-Technologie-artigen Aufbau aufweist.
16. Wafer, insbesondere Produktionswafer, mit einer Anzahl von Ladungsdetektor-Halbleiterbauelementen (9) nach Anspruch 1 und/oder Systemen (19) nach Anspruch 15.
17. Wafer nach Anspruch 16, dadurch gekennzeichnet, dass die Ladungsdetektor-Halbleiterbauelemente (9) und/oder Systeme (19) in einer S·agebahn des Wafers untergebracht sind.
18. Verwendung eines Wafers mit einer Anzahl von Ladungsdetektor-Halbleiterbauelementen (9) nach Anspruch 1 und/oder Systemen (19) nach Anspruch 15 zur qualitativen und quantitativen Messung einer Aufladung, insbesondere plasmainduzierten Aufladung, des Wafers w·ahrend der Prozessierung des Wafers.
19. Verwendung eines Wafers nach Anspruch 18, dadurch gekennzeichnet, dass eine vorbestimmte ·ortliche Verteilung der Anzahl zur ortsaufgel·osten und/oder prozessschrittselektiven Messung einer Aufladung, insbesondere plasmainduzierten Aufladung, des Wafers bei der Prozessierung des Wafers dient.
20. Verfahren zur qualitativen und quantitativen Messung einer Aufladung, insbesondere plasmainduzierten Aufladungen, eines Wafers bei der Prozessierung des Wafers, wobei der Wafer unter Verwendung einer CMOS-artigen Technologie hergestellt wird, der Wafer bei der Herstellung mit einem System aus einem Ladungsdetektor-Halbleiterbauelement (9) und einem Referenz-Halbleiterbauelement (19) versehen wird, wobei das Ladungsdetektor-Halbleiterbauelement (9) eine nicht-fl·uchtige Detektor-Speicherzelle aufweist, in Form eines ersten MOS-Feldeffekt-Transistors mit einem Detektor-Transistor-Gate (7a), und einer ersten MOS-Kapazit·at mit einem Detektor-Kapazit·ats-Gate (7b), und eine Antenne (1, 2, 3) umfasst, die mit dem Detektor-Kapazit·ats-Gate (7b) mittels einer ersten Wirkverbindung verbunden ist, wobei das Detektor-Kapazit·ats-Gate (7b) mit dem Detektor-Transistor-Gate (7a) mittels einer weiteren ersten Wirkverbindung verbunden ist, und wobei das Referenz-Halbleiterbauelement (19) eine nicht-fl·uchtige Referenz-Speicherzelle aufweist, in Form eines zweiten MOS-Feldeffekt-Transistors mit einem Referenz-Transistor- Gate (27a), und einer zweiten MOS-Kapazit·at mit einem Referenz-Kapazit·ats-Gate (27b), und eine Masseleitung (30, 31) umfasst, die mit dem Referenz-Kapazit·ats-Gate (27b) mittels einer zweiten Wirkverbindung verbunden ist, wobei das Referenz-Kapazit·ats-Gate (27b) mit dem Referenz-Transistor-Gate (27a) mittels einer weiteren zweiten Wirkverbindung verbunden ist und wobei die Struktur einen CMOS-Technologie-artigen Aufbau aufweist, bei der Prozessierung das Detektor-Kapazit·ats-Gate (7b) ·uber die Antenne (1, 2, 3) und das Referenz-Kapazit·ats-Gate (27b) gegebenenfalls aufgeladen werden und das Referenz-Kapazit·ats-Gate (27b) ·uber die Masseleitung (30, 31) entladen wird, und die Aufladung des Detektor-Kapazit·ats-Gates (7b) mit der Aufladung des Referenz-Kapazit·ats-Gates (27b) mittels einer Messung verglichen wird.
21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass der Wafer mit einer Anzahl von vorbestimmt ·ortlich verteilten Systemen hergestellt wird.
22. Verfahren nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass zur Messung die Schwellspannung des Ladungsdetektor-Halbleiterbauelements (9) mit der Schwellspannung des Referenz-Halbleiterbauelements (19) verglichen wird.
23. Verfahren nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass zur Messung Drain-Str·ome bei gleich angelegten Steuergate-Potentialen jeweils des Ladungsdetektor-Bauelements (9) und des Referenz-Halbleiterbauelements (19) verglichen werden.
24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, dass die Steuergate-Potentiale durch eine Wanne oder die Source/Drain-Anschl·usse der Kapazit·at des Detektor-Halbleiterbauelements (9) und des Referenz-Halbleiterbauelements (19) gebildet werden.
Description:
Die Erfindung bezieht sich auf ein Ladungsdetektor-Halbleiterbauelement in Form einer auf einem Halbleitermaterial aufgebrachten Struktur, das eine nicht-fl·uchtige Speicherzelle aufweist, in Form eines MOS-Feldeffekt-Transistors mit einem Transistor-Gate und einer MOS-Kapazit·at mit einem Kapazit·ats-Gate. Die Erfindung bezieht sich weiter auf ein System aus einem Ladungsdetektor-Halbleiterbauelement und einem Referenz-Halbleiterbauelement. Weiter bezieht sich die Erfindung auf einen Wafer sowie die Verwendung eines Wafers mit einer Anzahl von Ladungsdetektor-Halbleiterbauelementen und/oder Systemen. Schliesslich bezieht sich die Erfindung auf ein Verfahren zur qualitativen und quantitativen Messung einer Aufladung eines Wafers bei der Prozessierung des Wafers.Das Aufladen von Wafern, Wafer "Charging", ist ein Ph·anomen, das w·ahrend der Herstellung von Halbleiterbauelementen kontinuierlich auftritt, da viele Prozessschritte im Plasma stattfinden oder mit geladenen Teilchen durchgef·uhrt werden. Insbesondere die d·unnen Gateoxide von MOS Transistoren in CMOS-artigen Technologien, also CMOSund BICMOS- oder ·ahnliche Technologien, k·onnen durch die w·ahrend eines Prozessschrittes auf leitenden Oberfl·achen, aus z.B. Polysilizium oder Metall, gesammelte Ladung und dem resultierenden Tunnelstrom zerst·ort werden. Oft ist dieses Charging eine Ursache f·ur eine niedrige Produktionsausbeute.In der Produktentwicklung wird versucht, den Einfluss auf die Ausbeute durch das Charging mittels sogenannter Antennenregeln zu reduzieren.In der Prozessf·uhrung wird mittels Testwafer, sogenannte CHARM-Wafer (Charging Monitore) versucht, die Prozessschritte und das Equipment herauszufinden, welche besonders viel Charging und somit niedrigere Ausbeute verursachen.Die Prozesskontrolle mittels eines CHARM-Wafers ist jedoch aufwendig und teuer, insbesondere da zur Messung eines oder mehrerer CHARM-Wafer eine Produktion angehalten werden muss.Aus der JP-10-284726 ist eine aus einem p-Kanal- und einem n-Kanal-MOS-Transistor bestehende Struktur und ein Verfahren zum Messen von Wafer-Charging in Plasma-haltiger Umgebung beschrieben. Die Struktur erfordert ein Messen vor und nach dem Plasmaprozessschritt. Dies ist nur m·oglich, wenn die Struktur kontaktiert wird. Somit kann die Kontrolle von Produktionsware mit der Struktur allenfalls f·ur Plasmaschritte am Ende des Herstellungsprozesses eingesetzt werden.In der US 5,959,309 ist eine Struktur bestehend aus einer Antenne, einem Diodenstrang, einem sperrenden und einem durchlassenden Transistor und einer Speicherkapazit·at zum Messen von Wafer-Charging in Plasma-haltiger Umgebung beschrieben. Dort ist auch ein Verfahren, bei dem die fertige Struktur in einem "Ist"-Zustand in einer Plasmaanlage platziert wird, beschrieben. Nach Beendigung des Plasmaprozesses wird der "End"-Zustand ausgelesen und mit dem Ausgangs-"Ist"-Zustand verglichen. Aus der Differenzmessung l·asst sich ein Mass f·ur das Charging des vorher durchgef·uhrten Schrittes ermitteln. Mit dieser Methode kann eine Anlage kontrolliert werden. Die Kontrolle kann jedoch nicht w·ahrend der Produktion von Nutzmaterial durchgef·uhrt werden.Die Verfahren beider vorgenannter Ver·offentlichungen haben eine Reihe von Nachteilen. So sind die teuren Produktionsanlagen w·ahrend der Kontrolle auf Wafer-Charging nicht in Produktion. Der Produktionsausfall verursacht erhebliche Kosten.Des weiteren werden teure Testwafer, wie z.B. als CHARM-Wafer bekannt, f·ur die Kontrolle ben·otigt.Schliesslich wind die Anlage nur zu einem bestimmten Zeitpunkt kontrolliert. Die laufende Produktion bleibt dabei jedoch unkontrolliert.Die in der JP-10-284726 und der US 5,959,309 beschriebenen Strukturen erm·oglichen ausserdem keine sehr genaue Beurteilung des Chargings. Insbesondere ist keine Analyse f·ur einen beliebigen Prozessschritt m·oglich.Dar·uber hinaus sind die Strukturen nicht kompatibel zu den CMOS-Herstellungsverfahren, da sie keinen CMOS-Technologie-artigen Aufbau und keine CMOS-Technologie-artige Verschaltung aufweisen, so dass eine Reihe von ·uber CMOS-Technologie-Standards hinausgehende Prozessschritte notwendig sind. So ist festzustellen, dass die Struktur der JP 10-284726 nicht kompatibel zu den Standard-CMOS-Herstellungsverfahren ist, da sie zwei Polysiliziumebenen (4 und 3 in der Figur 3) verwendet. Die Struktur im Patent US 5,959,309 ist nicht kompatibel zu dem Standard-CMOS-Herstellungsverfahren, da sie einerseits eine hochqualitative Kapazit·at (46 in den Figuren 4a und 4b) verwendet, welche man in einem CMOS-Prozess in der Regel mit zwei ·ubereinanderliegenden Polysiliziumebenen herstellen w·urde.Infolgedessen wird im Vergleich zu dem Standard-CMOS-Prozess ebenfalls eine zus·atzliche Polysiliziumebebene ben·otigt. Dar·uber hinaus erfordert der Photodiodenstring (43 in der Figur 4a), dass die ·uber der Photodiode liegenden Schichten transparent sind. Dies muss in einem Standard-CMOS-Prozess aber nicht der Fall sein. Weiter kann ein Siliziumhalbleiter eventuell nicht Plasmastrahlung des komplett auftretenden Spektrumbereichs absorbieren. Eine Anwendung der dort beschriebenen Strukturen auf Produktionsware im Rahmen einer CMOS-Prozessierung eines Wafers ist somit ausgeschlossen.Aus der Ver·offentlichung "EEPROM-Struktur in CMOS-Technologie mit einer Polysiliziumebene", Shaker Verlag, ISBN 3-, Aachen 1998, und der WO 00/60672 ist eine nichtfl·uchtige Speicherzelle bekannt, die in einem Standard-CMOS Prozess hergestellt werden kann. Sie eignet sich jedoch nicht als Monitor f·ur Wafer Charging, also als ein Wafer Charging Detector Device.Aufgabe der vorliegenden Erfindung ist es, eine Struktur anzugeben, die auf einer nichtfl·uchtigen Speicherstruktur basiert und als eine Process-Control-Monitor-(PCM)-Struktur wirkt. Weiter ist es Aufgabe eine Verwendung der Struktur und ein Verfahren anzugeben, mit der die Ladung gemessen werden kann, welche w·ahrend eines Prozessschrittes auf einem Wafer an einem bestimmten Ort entstanden ist, wobei die Struktur w·ahrend der Produktion und/oder Prozessierung des Wafers in einer CMOS- oder BICMOS-Technologie hergestellt ist.Die Erfindung geht zur L·osung der Aufgabe bez·uglich der Struktur gem·ass einer ersten Variante aus von einem Ladungsdetektor-Halbleiterbauelement in Form einer auf einem Halbleitermaterial aufgebrachten Struktur, das eine nicht fl·uchtige Speicherzelle aufweist, in Form eines MOS-Feldeffekt-Transistors mit einem Transistor-Gate, vorteilhaft auch -Source und -Drain, und einer MOS-Kapazit·at mit einem Kapazit·ats-Gate, vorteilhaft auch -Source und -Drain.Bei einem solchen Ladungsdetektor-Halbleiterbauelement ist erfindungsgem·ass vorgesehen: Eine Antenne, die mit dem Kapazit·ats-Gate mittels einer Wirkverbindung verbunden ist, wobei das Kapazit·ats-Gate mit dem Transistor-Gate mittels einer weiteren Wirkverbindung derart verbunden ist, dass eine Aufladung der Antenne ·uber die Speicherzelle speicherbar und bei Bedarf abrufbar ist, und wobei die Struktur einen CMOS-Technologie-artigen Aufbau aufweist.Die Erfindung sieht zur L·osung der Aufgabe bez·uglich der Struktur gem·ass einer zweiten Variante erfindungsgem·ass vor Ein System aus einem Ladungsdetektor-Halbleiterbauelement und einem Referenz-Halbleiterbauelement, in Form einer auf einem Halbleiter-Material aufgebrachten Struktur, wobei das Ladungsdetektor-Halbleiterbauelement eine nicht-fl·uchtige Detektor-Speicherzelle aufweist, in Form eines ersten MOS-Feldeffekt-Transistors mit einem Detektor-Transistor-Gate, vorteilhaft auch -Source und -Drain, und einer ersten MOS-Kapazit·at mit einem Detektor-Kapazit·ats-Gate, vorteilhaft auch -Source und -Drain, und das eine Antenne umfasst, die mit dem Detektor-Kapazit·ats-Gate mittels einer ersten Wirkverbindung verbunden ist, wobei das Detektor-Kapazit·ats-Gate mittels einer ersten Wirkverbindung verbunden ist,wobei das Detektor-Kapazit·ats-Gate mit dem Detektor-Transistor-Gate mittels einer weiteren ersten Wirkverbindung verbunden ist, und wobei das Referenz-Halbleiterbauelement eine nicht-fl·uchtige Referenz-Speicherzelle aufweist, in Form eines zweiten MOS-Feldeffekt-Transistors mit einem Referenz-Transistor-Gate, vorteilhaft auch -Source und -Drain, und einer zweiten MOS-Kapazit·at mit einem Referenz-Kapazit·ats-Gate, vorteilhaft auch -Source und Drain, und eine Masseleitung umfasst, die mit dem Referenz-Kapazit·ats-Gate mittels einer zweiten Wirkverbindung verbunden ist, wobei das Referenz-Kapazit·ats-Gate mit dem Referenz-Transistor-Gate mittels einer weiteren zweiten Wirkverbindung verbunden ist.Die Erfindung geht dabei von der Erkenntnis aus, dass es m·oglich ist, die Struktur in der ersten und zweiten Variante w·ahrend der Produktion des Wafers in jedem verwendeten CMOS/BICMOS-Standard-Verfahren herzustellen. Die Struktur weist also einen CMOS-Technologie-artigen Aufbau auf. Das heisst, in der Struktur wind nur von Einheiten Gebrauch gemacht, die auch in jedem verwendeten CMOS/BICMOS-Standard-Verfahren herzustellen sind. Insbesondere wird von Einheiten wie NMOS- und PMOS-Transistoren Gebrauch gemacht. Solche Einheiten stehen in jedem CMOS-Prozess zur Verf·ugung. Die obige Struktur kann somit auf jedem Produktionswafer vorhanden sein, ohne dass zus·atzliche Prozessschritte n·otig w·aren.Insbesondere sind Einheiten, welche mehrere Polysilizium-Ebenen voraussetzen, vermieden. Ein kontinuierliches Monitoren des Charging-Effektes f·ur die laufende Produktion ist nach der Erkenntnis nur mit der wie beschrieben geeigneten PCM-Struktur (Process-Control-Monitor-Struktur) m·oglich. Die obige PCM-Struktur ist in der Lage, Ladung, welche w·ahrend der Prozessf·uhrung entsteht, nichtfl·uchtig zu speichern. Infolgedessen verwendet die obige PCM-Struktur eine nichtfl·uchtige Speicherzelle. F·ur die Herstellung nichtfl·uchtiger Speicherzellen sind in der Regel zus·atzliche Prozessschritte notwendig, so dass der Einsatz in einer Standard-CMOS oder BICMOS Technologie oder ·ahnlichen Technologien bisher nicht m·oglich ist.Zus·atzliche Prozessschritte oder eine ·Anderung der Prozessfolge zur Herstellung der Struktur bei einem Standard-CMOS-Prozess ist bei der obigen PCM-Struktur nach der Erkenntnis der Erfindung jedoch nicht notwendig.Nur so ist eine Kontrolle der Produktionsware, insbesondere bei der Prozessierung des Wafers, gew·ahrleistet. Die Struktur ist somit einerseits kostenneutral herzustellen und bietet andererseits die einzige M·oglichkeit, Produktionsware bei der Prozessierung des Wafers zu ·uberwachen, ohne den Produktionsablauf zu verz·ogern. Insbesondere kann die Produktionsware kosteng·unstig laufend ·uberwacht und eine kontinuierliche Beurteilung des Chargings getroffen werden. Insbesondere werden teure Testwafer vermieden.Weitere vorteilhafte Weiterbildungen der Erfindung bez·uglich der Struktur in der ersten und zweiten Variante sind den Unteranspr·uchen zu entnehmen.Vorzugsweise weist ein Ladungsdetektor-Halbleiterbauelement und/oder ein Referenz-Halbleiterbauelement einen ersten Bereich mit dem MOS-Feldeffekt-Transistor und einer ersten Wanne und einen zweiten Bereich mit der MOS-Kapazit·at und einer zweiten Wanne, auf, wobei die erste Wanne und die zweite Wanne mit unterschiedlichen Vorzeichen dotiert sind. G·unstigerweise ist die erste Wanne eine p-Wanne und die zweite Wanne eine n-Wanne. Insbesondere ist der MOS-Feldeffekt-Transistor ein NMOS-Feldeffekt-Transistor, und die MOS-Kapazit·at eine geschichtete Polysilizium/n-Wannen-Kapazit·at.Gem·ass einer Weiterbildung der Erfindung sind die Antenne, das Kapazit·ats-Gate und das Transistor-Gate leitend verbunden, insbesondere galvanisch verbunden.Vorteilhaft ist ein Steuer-Gate durch eine Wanne oder die Source/Drain-Anschl·usse der Kapazit·at gebildet. Dies hat zus·atzlich den Vorteil, dass die Speicherzelle auf besonders g·unstige Weise ausgelesen werden kann.Des weiteren ist vorteilhaft das Transistor-Gate und das Kapazit·ats-Gate als eine Polysiliziumplatte ausgef·uhrt.Insbesondere ist die Struktur der ersten und der zweiten Variante derart aufgebaut, dass das Halbleiter-Material in einer ersten Ebene angeordnet ist, auf der die nicht-fl·uchtige Speicherzelle in einer zweiten Ebene aufgsbracht ist, auf welcher wiederum die Verbindungen, das Transistor-Gate, das Kapazit·ats-Gate sowie die Antenne oder die Masseleitung in einer dritten Ebene aufgebracht ist. Dabei erweist es sich als besonders g·unstig, dass das Transistor-Gate und das Kapazit·ats-Gate gemeinsam in einer Polysilizium-Ebene verbunden sind.Ein Aufbau gem·ass einer dieser Weiterbildungen hat den Vorteil, dass ein Herstellungsverfahren f·ur die Struktur kompatibel zu den CMOS-artigen Herstellungsverfahren, insbesondere den Standard-CMOS-Verfahren ist.Damit die Antenne das Kapazit·ats-Gate des Detektors dominiert, ·ubersteigt vorteilhaft die Fl·ache der Antenne die Fl·ache der Polysiliziumplatte.Die Antenne kann gem·ass einer Reihe von Weiterbildungen der Erfindung vorteilhaft kompatibel zu einer Standard-CMOS-Technologie ausgef·uhrt werden. Die Antenne kann als eine Polysilizium-Schicht ausgef·uhrt sein. Hinsichtlich der CMOS-kompatiblen Ausf·uhrung ist die Antenne vorteilhaft mit einer einzigen Polysilizium-Schicht ausgef·uhrt. Alternativ kann die Antenne auch aus Metall ausgef·uhrt sein. Insbesondere kann die Antenne auch als eine Kontakt-Antenne, insbesondere Via-Antenne, ausgef·uhrt sein. Gem·ass einer anderen Weiterbildung ist die Antenne vorteilhaft als eine MOS-Kapazit·at, insbesondere als eine NMOS-Kapazit·at, ausgef·uhrt. Somit ist gew·ahrleistet, dass alle Ebenen, in denen Charging auftreten kann, kontrolliert werden.Die Erfindung f·uhrt weiter auf einen Wafer, bei dem auch die vorgenannten Merkmale der Weiterbildungen der Erfindung verwirklicht sein k·onnen. Die Erfindung sieht zur L·osung der Aufgabe bez·uglich des Wafers, einen Wafer vor, beispielsweise einen Silizium-Wafer, der erfindungsgem·ass mit einer Anzahl von Ladungsdetektor-Halbleiterbauelementen der oben genannten Art und/oder Systemen der oben genannten Art ausgestaltet ist. Vorteilhaft handelt es sich dabei um einen Produktionswafer, also keinen Testwafer, auf dem die oben genannte Struktur zusammen mit der Produktionsware prozessiert wird. Die oben genannte Struktur kann allerdings auch bereits auf dem Produktionswafer hergestellt sein. In beiden F·allen erfolgt die Herstellung bzw. Prozessierung in einer CMOS-antigen Technologie. Dies hat den Vorteil, dass die Struktur auf jedem Produktionswafer vorhanden ist.Vorzugsweise ist die oben genannte Struktur in einer S·agebahn des Wafers untergebracht, was vorteilhaft den zur Verf·ugung stehenden Platz auf dem Wafer effektiv nutzt. Die Prozessierung der Produktionsware erfolgt n·amlich auf dem ·ubrigen Bereich des Wafers. Gem·ass einer Weiterbildung der Erfindung ist die oben genannte Struktur gem·ass einer vorbestimmten ·ortlichen Verteilung auf dem Wafer hergestellt und/oder prozessiert. Dies erm·oglicht eine ortsaufgel·oste und/oder prozessselektive Messung einer Aufladung.Zur L·osung der Aufgabe bez·uglich der Verwendung ist erfindungsgem·ass eine Verwendung eines Wafers der oben genannten Art mit einer Anzahl von Ladungsdetektor-Halbleiterbauelementen der obengenannten Art und/oder Systemen der oben genannten Art zur qualitativen und quantitativen Messung einer Aufladung, insbesondere plasmainduzierten Aufladung des Wafers bei der Prozessierung des Wafers, vorgesehen. Gem·ass einer Weiterbildung der Erfindung ist eine vorbestimmte ·ortliche Verteilung der Anzahl zur ortsaufgel·osten und/oder prozessschrittselektiven Messung einer Aufladung, insbesondere plasmainduzierten Aufladung, des Wafers bei der Prozessierung des Wafers vorgesehen.Bez·uglich des Verfahrens wind die Aufgabe erfindungsgem·ass gel·ost durch ein Verfahren zur qualitativen und quantitativen Messung einer Aufladung insbesondere plasmainduzierten Aufladung, eines Wafers bei der Prozessierung des Wafers. Dabei wird der Wafer unter Verwendung einer CMOS-artigen Technologie hergestellt, der Wafer bei der Herstellung mit einem System aus einem Ladungsdetektor-Halbleiterbauelement und einem Referenz-Halbleiterbauelement versehen, wobei das Ladungsdetektor-Halbleiterbauelement eine nicht-fl·uchtige Detektor-Speicherzelle aufweist, in Form eines ersten MOS-Feldeffekt-Transistors mit einem Detektor-Transistor-Gate, vorteilhaft - Source und -Drain, und einer ersten MOS-Kapazit·at mit einem Detektor-Kapazit·ats-Gate, vorteilhaft -Source und -Drain, und eine Antenne umfasst,die mit dem Detektor-Kapazit·ats-Gate mittels einer ersten Wirkverbindung verbunden ist, wobei das Detektor-Kapazit·ats-Gate mit dem Detektor-Transistor-Gate mittels einer weiteren ersten Wirkverbindung verbunden ist, und wobei das Referenz-Halbleiterbauelement eine nicht-fl·uchtige Referenz-Speicherzelle aufweist, in Form eines zweiten MOS-Feldeffekt-Transistors mit einem Referenz-Transistor-Gate, vorteilhaft - Source und -Drain, und einer zweiten MOS-Kapazit·at mit einem Referenz-Kapazit·ats-Gate, vorteilhaft -Source und -Drain, und eine Masseleitung umfasst, die mit dem Referenz-Kapazit·ats-Gate mittels einer zweiten Wirkverbindung verbunden ist, wobei das Referenz-Kapazit·ats-Gate mit dem Referenz-Transistor-Gate mittels einer weiteren zweiten Wirkverbindung verbunden ist und wobei die Struktur einen CMOS-Technologie-artigen Aufbau aufweist,bei der Prozessierung das Detektor-Kapazit·ats-Gate ·uber die Antenne und das Referenz-Kapazit·ats-Gate gegebenenfalls aufgeladen und das Referenz-Kapazit·ats-Gate ·uber die Masseleitung entladen, und die Aufladung des Detektor-Kapazit·ats-Gates mit der Aufladung des Referenz-Kapazit·ats-Gates mittels einer Messung verglichen.Vorteilhaft ist der Wafer mit einer Anzahl von vorbestimmt ·ortlich verteilten Systemen hergestellt.Weitere vorteilhafte Weiterbildungen der Erfindung bez·uglich des Verfahrens sind den Unteranspr·uchen zu entnehmen.Gem·ass einer Weiterbildung der Erfindung wird zur Messung die Schwellspannung des Ladungsdetektor-Halbleiterbauelementes mit der Schwellspannung des Referenz-Halbleiterbauelementes verglichen.Alternativ k·onnen auch die Drain-Str·ome bei gleich angelegten, Steuergate-Potentialen jeweils des Ladungsdetektor-Bauelementes und des Referenz-Halbleiterbauelementes verglichen werden. Das Steuergate-Potential ist dabei insbesondere durch eine Wanne oder die Source/Drain-Anschl·usse jeweils der Kapazit·at des Detektor-Halbleiterbauelementes und des Referenz-Halbleiterbauelementes gebildet.Ausf·uhrungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung beschrieben. Diese soll die Ausf·uhrungsbeispiele nicht massst· vielmehr ist die Zeichnung, wo zur Erl·auterung dienlich, in schematisierter und/oder leicht verzerrter Form ausgef·uhrt. Im Hinblick auf Erg·anzungsn der aus der Zeichnung unmittelbar erkennbaren Lehren wird auf den einschl·agigen Stand der Technik verwiesen. Im ·ubrigen wurden gleiche Bezugszeichen f·ur gleiche Elemente verwendet.Im einzelnen zeigen: Figur 1: einen Querschnitt einer bevorzugten Ausf·uhrungsform des Ladungsdetektor-Halbleiterbauelementes, n·amlich ein Wafer Charging Detector D Figur 2: m·ogliche Antennen a), b) und c) des Wafer Charging Detector Devices gem·ass Figur 1; Figur 3: einen Querschnitt des Wafer Charging Detector Device der Figur 1 mit m·oglichen Anschl·ussen f·ur die Antennen gem·ass Figur 2; Figur 4: Ladungszust·ande des Wafer Charging Detector Device anhand einer S Figur 5: einen Querschnitt einer bevorzugten Ausf·uhrungsform eines Referenz-Halbleiterbauelementes, n·amlich einer Referenzstruktur des Wafer Charging Detector Device zur Verwendung bei einer bevorzugten Ausf·uhrungsform, des S Figur 6: Auswerteverfahren des Wafer Charging Detector Device mittels Referenzmessung zu einer Referenzstruktur gem·ass Figur 5.Beim Wafer Charging Detector Device 9 der Figur 1 besteht die nichtfl·uchtige Speicherzelle aus einem NMOS Transistor und einer geschichteten Polysilizium/n-Wanne-Kapazit·at. Die n+-Diffusionsgebeite der Poly/n-Wanne-Kapazit·at k·onnen beliebig durch p+-Diffusionsgebiete ersetzt werden. Das Gate des NMOS-Transistors 7a und eine Polysiliziumplatte der geschichteten Poly/n-Wanne-Kapazit·at 7b sind gemeinsam in einer Polysilizium-Ebene galvanisch verbunden. Dar·uber hinaus ist die Antenne 1, 2 oder 3 galvanisch an die Polysiliziumplatte angeschlossen, welche Teil des Kapazit·ats-Gates 7b ist. Diese Einheit hat die Funktion eines Floating-Gates 7. Damit das Floating-Gate 7 (Kapazit·ats-Gate) von der Antenne 1, 2, 3 dominiert wird, ist die Fl·ache der Antenne 1, 2, 3 zumindest gr·osser als die Polysiliziumplatte.Das Steuer-Gate 10 wird durch die n-Wanne der Kapazit·at bzw. die n+-Anschl·ussen der geschichteten Polysilizium/n-Wanne-Kapazit·at gebildet. Der Drain-Anschluss 12 des NMOS-Transistors stellt den Leseanschluss des Wafer Charging Detector Device dar. 11 bezeichnet den Source-, 12 den Drain - und 13 den p-sub-Anschluss der p-Wanne des NMOS-Transistors. Der Source-Anschluss 12 bildet den Schreibanschluss 12 (Bit-Line).Die Antenne 1, 2, 3 ist mit dem Kapazit·ats-Gate 7 galvanisch verbunden. Die Gatt-Kapazit·at CGP und CGN sind durch Symbole ebenfalls schematisch angegeben.Eine graphische ·Ubersicht m·oglicher Antennen und ihrer Realisierung l·asst sich wie folgt angeben: EMI11.1Die m·oglichen Antennen sind im einzelnen in der Figur 2 dargestellt. Als Antenne ist (a) eine Polysilizium- oder Metallplatte, (b) ein Kontakt oder ein Via und (c) eine MOS Kapazit·at m·oglich.Betreffend Figur 2(a) kann eine Antenne als Polysilizium- oder Metallplatte ausgef·uhrt sein. Sie kann z.B. als eine Interconnect-Antenne mit einer ersten Metallisierungsebene (IN) und einer zweiten Metallisierungsebene (INS), also als IN- oder INS-Antenne, ausgef·uhrt sein.Betreffend Figur 2(b) kann die Antenne 2 als ein Kontakt oder ein Via oder mehrere Kontakte oder Vias, also z.B. als eine Kontakt-(CO)- oder eine weitere Kontakt-(COS)-Struktur mit einer Deckschicht aus einer Polysilizium-(PS)-, einer eisten Metallisierungs-(IN)-oder einer zweiten Metallisierungs-(INS)-Struktur ausgef·uhrt sein.Betreffend Figur 2(c) kann eine Antenne 3 als eine MOS-Struktur, z.B. als eine MOS-Kapazit·at, ein NMOS-Transistor, PMOS-Transistor, als bipolare Implant-Antenne oder als eine weitere Polysilizium-(PSS)-Struktur ausgebildet sein. Insbesondere ist dazu eine PSoder PSS-Platte, d. h mit einer ersten Polysilizium-(PS)- oder einer zweiten Polysilizium-(PSS)-Ebene mit einer Deckschicht einer Shallow-n+-(SN)- oder Shallow-p+-(SP)-Struktur oder einer bipolaren Implant-Maske, m·oglich.Die MOS-Kapazit·at ist eine Antenne f·ur Implants. Eine Implanter-Antenne ist jedoch auch durch die Polysilizium-Platte gegeben, wenn diese implantiert wird.CGN ist die NMOST-Gate-Kapazit·at. In allen drei F·allen ist 4 mit dem Floating-Gate verbunden. In der Figur 2(c) ist 5 mit dem Control-Gate verbunden. 6 bezeichnet eine n-Wanne.Die Figur 3 zeigt das komplette Wafer Charging Detector Device 9 mit der Kontaktierung der unterschiedlichen Antennen 1, 2 und 3 gem·ass Figur 2. Betreffend Figur 2(a) und Figur 2(b) ist die Antenne 1 oder 2 ·uber 4 mit dem Floating-Gate 7 der Polysilizium/n-Wannen-Kapazit·at verbunden. Betreffend Figur 2(c) ist die Antenne als ein PMOS-Transistor ausgef·uhrt. Dabei ist das Gate der Antenne 3 ·uber 4 mit dem Floating-Gate 7 der Polysilizium/n-Wannen-Kapazit·at verbunden und das Control-Gate der Antenne ·uber 5 mit dem Steuer-Gate 10 der Polysilizium/n-Wannen-Kapazit·at.Im weiteren wird die Funktion des Wafer Charging Detector Device beschrieben.Da viele Prozessschritte zur Herstellung von Halbleiterbauelementen im Plasma stattfinden oder mit geladenen Teilchen durchgef·uhrt werden, wird w·ahrend der Produktion auf der "floatenden" Antenne 1, 2 oder 3 elektrische Ladung gesammelt. Die Menge der Ladung welche gesammelt wird, h·angt davon ab, wie viel Ladung w·ahrend der Prozessschritte zur Herstellung der Antenne 1, 2 oder 3 entsteht. Die Ladung kann von der isolierten Antenne 1, 2 oder 3 nicht abfliessen und wird gespeichert.Zum Auslesen der auf der Antenne 1, 2 oder 3 gespeicherten Ladung wird an das Steuer-Gate 10 eine positive Lese-Spannung gelegt. Der Substratanschluss 13 liegt auf Massepotential. Infolgedessen f·allt die Lesespannung n·aherungsweise an den in Reihe geschalteten Gatekapazit·aten CGP und CGN ab. Bei an 10 angelegter Lesespannung ist das Kapazit·ats-Gate Potential VFG abh·angig vom Verh·altnis der Gatekapazit·aten CGP, CGN, der Kapazit·at der Antenne 1, 2 oder 3 (CAntenna) und der Ladung Q auf der Antenne 1, 2 oder 3 bzw. dem Kapazit·ats-Gate. "(1)" VFG APPROX VFG + 1 DIVIDED Cges QWenn das auf das Kapazit·ats-Gate eingekoppelte Potential gr·osser ist als die Schwellspannung des NMOS-Transistors, bildet sich unter dem Gate zwischen Source- und Draindiffusionen des NMOS-Transistors eine Inversionsschicht aus. Der NMOS-Transistor des Wafer Charging Detector Device ist also eingeschaltet. Bei angelegter Drainspannung kann ein Stromfluss am Drain detektiert werden.Ist die Antenne 1, 2 oder 3 w·ahrend der Produktion jedoch negativ aufgeladen, f·uhrt die negative Ladung zu einer Akkumulation von positiven Ladungstr·agern zwischen den Source/Draindiffusionen des Wafer Charging Detector Device. Die gleiche angelegte Lese-Spannung reicht dann nicht mehr aus, um eine Inversionsschicht zu bilden. Demzufolge sperrt der NMOS-Transistor. Am Drainanschluss kann bei angelegter Drainspannung kein Stromfluss festgestellt werden.Ist dagegen die Antenne 1, 2 oder 3 w·ahrend der Produktion positiv aufgeladen, f·uhrt die positive Ladung zu einer Inversionsschicht zwischen den Source-/Draindiffusionen des Wafer Charging Detector Device. Ohne Anlagen einer Lese-Spannung ist der NMOS-Transistor eingeschaltet. Am Drainanschluss kann bei angelegter Drainspannung ein Stromfluss festgestellt werden.Der detektierte Strom des Wafer Charging Detector Device 9 kann f·ur alle F·alle durch folgenden Ausdruck beschrieben werden: EMI14.1Die drei m·oglichen Ladungszust·ande "Antenne positiv geladen", "Referenz" und "Antenne negativ geladen" des Wafer Charging Detector Device sind in der Figur 4 anhand der Steuerkennlinie gem·ass Formel (2) beispielhaft dargestellt.Gem·ass einer bevorzugten Ausf·uhrungsform des Verfahrens ist die Auswertung des Wafer Charging Detector Devices 9 im weiteren beschrieben.Die w·ahrend eines Prozessschrittes entstandene Ladung auf dem Wafer Charging Detector Device 9 kann w·ahrend der Process-Control-Monitor (PCM)-Messung durch den Vergleich mit einer Referenz-Struktur 19 gem·ass Figur 5 des Wafer Charging Detector Device gem·ass Figur 1 ausgewertet werden. Bei der Referenz-Struktur, welche im Prinzip genauso aufgebaut ist wie das Wafer Charging Detector Device, muss jedoch vermieden werden, dass das Kapazit·ats-Gate 27 Ladung speichern kann, welche w·ahrend der Prozessierung entsteht. Dies kann durch eine Diode 30 bzw. einen Diodenstack 31 durchgef·uhrt werden. Dann kann auf dem Kapazit·ats-Gate 27 keine Ladung mehr gespeichert werden, da sie als Leckstrom ·uber Dioden 30, 31 abfliessen wird.Entsprechend bezeichnet 21 den Source-, 22 den Drain- und 23 den p-sub-Anschluss der p-Wanne der Referenzstruktur. Der Source-Anschluss 12 bildet den Schreibanschluss 12 (Bit Line). Das Steuergate 20 bildet den Leseanschluss (Word Line) bei der n-Wanne.Durch Vergleich der Drainstr·ome bei gleich angelegtem Steuer-Gate-Potential von Referenz-Struktur 19 und Wafer-Charging Detector Device 9 kann mittels Gleichung (1) und (2) die Ladung ermittelt werden, die w·ahrend der Herstellung der betreffenden Antennen 1, 2 oder 3 entstanden ist.Ein Beispiel einer Schaltung f·ur die Referenzmessung des Drainstromes ist in der Figur 6 dargestellt.Eine weitere M·oglichkeit zur Ermittlung der Ladung welche durch Wafer Charging w·ahrend eines bestimmten Prozessschrittes entstanden ist, ist die Messung der Schwellspannung des Wafer Charging Detector Device und der Vergleich mit der Referenzstruktur. Dazu muss die Steuerkennlinie (·ahnlich wie beispielhaft in Figur 4 dargestellt) durch kontinuierliches Erh·ohen des Steuer-Gate Potential VSteuer-Gate bei angelegter Drainspannung VDS durchgefahren werden. Anschliessend kann die Ladung mit Gleichung (3) berechnet werden: "(3)" QAntenne=Cges(Vth - Vth)Unter der Voraussetzung, dass das Wafer Charging Detector Device 9 als PCM-Struktur mit verschiedenen Antennen 1, 2 oder 3 verwendet wird, kann der Einfluss des Wafer-Charging auf jedem Wafer jeder Charge an einem bestimmten Ort auf einem Wafer ermittelt werden. Dies erlaubt eine kontinuierliche Prozesskontrolle bez·uglich des Wafer-Charging in der Produktion. Das Equipment oder der Prozessschritt, welcher zu Wafer-Charging f·uhrt, kann umgehend und kosteng·unstig ermittelt werden.Im folgenden sind die in der Beschreibung und den Figuren benutzten Abk·urzungen aufgef·uhrt: MOS Metal-Oxide-Semiconductor CMOS Complementary Metal-Oxide-Semiconductor BICMOS Bipolar und Complementary Metal-Oxide-Semiconductor PCM Process Control Monitor Well Wanne Poly Polykristallines Silizium N+ hochdotierte n-Diffusion P+ hochdotierte p-Diffusion CGP Gate-Kapazit·at des Steuer-Gates CGN NMOST-Gate-Kapazit·at Via Kontaktstruktur zwischen zwei Metallisierungsebenen IN Erste Metallisierungsebene INS Zweite Metallisierungsebene CO Kontaktstruktur zwischen Siliziummaterial bzw.Polysilizium und erster Metallisierungsebene COS Kontaktstruktur zwischen erster und zweiter Metallisierungsebene PS Polykristallines Silizium (erste Ebene) PSS Polykristallines Silizium (zweite Ebene) SN shallow n+, hochdotiertes und flaches n-Diffusionsgebiet, z. B. Source/Drain-Gebiet SP shallow p+, hochdotiertes und flaches p-Diffusionsgebiet, z. B. Source/Drain-Gebiet VFG Floating-Gate-Potential CAntenna Kapazit·at zwischen Antenne und Halbleitermaterial Q Elektrische Ladung auf der Antenne VT Schwellspannung VTH Schwellspannung IDS Drain/Source-Strom mu Beweglichkeit der Ladungstr·ager W Transistorkanal-Weite L Transistorkanal-L·ange VDS Drain/Source-Spannung
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